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參數(shù)資料
| 型號(hào)： | DSPB56007FJ66 |
| 英文描述： | DSP|24-BIT|CMOS|QFP|80PIN|PLASTIC |
| 中文描述： | 數(shù)字信號(hào)處理器| 24位|的CMOS | QFP封裝| 80腳|塑料 |
| 文件頁數(shù)： | 30/83頁 |
| 文件大?。?/td> | 382K |
| 代理商： | DSPB56007FJ66 |
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2-6
DSP56007/D
MOTOROLA
Specifications
Phase Lock Loop (PLL) Characteristics
PHASE LOCK LOOP (PLL) CHARACTERISTICS
2
External Clock Input Low—EXTAL Pin
1
with PLL disabled
(46.7%–53.3% duty cycle)
with PLL enabled
(42.5%–57.5% duty cycle)
External Clock Cycle Time
1
with PLL disabled
with PLL enabled
Instruction Cycle Time = I
cyc
= 2
×
T
C1
with PLL disabled
with PLL enabled
ET
L
9.3
8.5
∞
235500
7.1
6.4
∞
235500
5.4
4.8
∞
235500
ns
ns
3
ET
C
20
20
∞
409600
15.15
15.15
∞
409600
11.4
11.4
∞
409600
ns
ns
4
I
cyc
40
40
∞
819200
30.3
30.3
∞
819200
22.7
22.7
∞
819200
ns
ns
Note:
1.
External Clock Input High and External Clock Input Low are measured at 50% of the input transition.
Figure 2-1
External Clock Timing
Table 2-6
Phase Lock Loop (PLL) Characteristics
Characteristics
Expression
Min
Max
Unit
VCO frequency when PLL enabled
MF
×
Ef
MF
×
C
PCAP1
@ MF
≤
4
@ MF > 4
10
f
1
MHz
PLL external capacitor
(PCAP pin to V
CCP
)
MF
×
340
MF
×
380
MF
×
480
MF
×
970
pF
pF
Note:
1.
Cpcap is the value of the PLL capacitor (connected between PCAP pin and V
CCP
) for MF = 1.
The recommended value for Cpcap is 400 pF for MF
≤
4 and 540 pF for MF > 4.
The maximum VCO frequency is limited to the internal operation frequency, defined in
Table 2-4
.
Table 2-5
External Clock (EXTAL Pin) (Continued)
No.
Characteristics
Sym.
50 MHz
66 MHz
88 MHz
Unit
Min
Max
Min
Max
Min
Max
E
T
H
E
T
L
E
T
C
EXTAL
1
2
3
4
AA0250
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PDF描述 |
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