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參數(shù)資料
| 型號： | DSP56F827 |
| 廠商： | 飛思卡爾半導體(中國)有限公司 |
| 英文描述： | 16-bit Hybrid Controller(16位混合控制器) |
| 中文描述： | 16位混合控制器（16位混合控制器） |
| 文件頁數(shù)： | 40/52頁 |
| 文件大?。?/td> | 1175K |
| 代理商： | DSP56F827 |
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40
56F827 Technical Data
Delay from STCK high to STFS (bl) low - Slave
5
t
TFSBLS
-1
—
—
ns
Delay from STCK high to STFS (wl) low - Slave
5
t
TFSWLS
-1
—
—
ns
Delay from SRCK high to SRFS (bl) low - Slave
5
t
RFSBLS
-46
—
—
ns
Delay from SRCK high to SRFS (wl) low - Slave
5
t
RFSWLS
-46
—
—
ns
STCK high to STXD enable from high impedance - Slave
t
TXES
—
—
—
ns
STCK high to STXD valid - Slave
t
TXVS
1
—
25
ns
STFS high to STXD enable from high impedance (first bit) - Slave
t
FTXES
5.5
—
25
ns
STFS high to STXD valid (first bit) - Slave
t
FTXVS
6
—
27
ns
STCK high to STXD not valid - Slave
t
TXNVS
11
—
13
ns
STCK high to STXD high impedance - Slave
t
TXHIS
11
—
28.5
ns
SRXD Setup time before SRCK low - Slave
t
SS
4
—
—
ns
SRXD Hold time after SRCK low - Slave
t
HS
4
—
—
ns
Synchronous Operation (in addition to standard external clock parameters)
SRXD Setup time before STCK low - Slave
t
TSS
4
—
—
—
SRXD Hold time after STCK low - Slave
t
THS
4
—
—
—
1.
2.
3.
SCSR) and a non-inverted frame sync (TFSI=0 in SCR2 and RFSI=0 in SCSR). If the polarity of the clock and/or the
frame sync have been inverted, all the timings remain valid by inverting the clock signal STCK/SRCK and/or the frame
sync STFS/SRFS in the tables and in the figures.
4.
50% duty cycle
5.
bl = bit length; wl = word length
Slave mode is externally generated clocks and frame syncs
Max clock frequency is IP_clk/4 = 40MHz / 4 = 10MHz for an 80MHz part.
All the timings for the SSI are given for a non-inverted serial clock polarity (TSCKP=0 in SCR2 and RSCKP=0 in
Table 18. SSI Slave Mode
1
Switching Characteristics (Continued)
Parameter
Symbol
Min
Typ
Max
Units
F
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
.
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