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參數資料
| 型號： | DS2152L+ |
| 廠商： | Maxim Integrated Products |
| 文件頁數： | 79/97頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC TXRX T1 1CHIP ENHNCD 100-LQFP |
| 產品培訓模塊： | Lead (SnPb) Finish for COTS Obsolescence Mitigation Program |
| 標準包裝： | 90 |
| 功能： | 單芯片收發(fā)器 |
| 接口： | T1 |
| 電路數： | 1 |
| 電源電壓： | 4.75 V ~ 5.25 V |
| 電流 - 電源： | 75mA |
| 工作溫度： | 0°C ~ 70°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 100-LQFP |
| 供應商設備封裝： | 100-LQFP（14x14） |
| 包裝： | 管件 |
| 包括： | DSX-1 和 CSU 線路補償發(fā)生器，HDLC 控制器，帶內回路代碼發(fā)生器和檢測器 |
| 產品目錄頁面： | 1429 (CN2011-ZH PDF) |
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DS2152
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16 TIMING DIAGRAMS
Figure 16-1. Receive Side D4 Timing
Figure 16-2. Receive Side Boundary Timing (with Elastic Store Disabled)
NOTE 1: RSYNC IN THE FRAME MODE (RCR2.4 = 0) AND DOUBLE-WIDE FRAME SYNC IS NOT ENABLED (RCR2.5 = 0).
NOTE 2: RSYNC IN THE FRAME MODE (RCR2.4 = 0) AND DOUBLE-WIDE FRAME SYNC IS ENABLED (RCR2.5 = 1).
NOTE 3: RSYNC IN THE MULTIFRAME MODE (RCR2.4 = 1).
NOTE 4: RLINK DATA (FS BITS) IS UPDATED 1 BIT PRIOR TO EVEN FRAMES AND HELD FOR TWO FRAMES.
NOTE 5: RLINK AND RLCLK ARE NOT SYNCHRONOUS WITH RSYNC WHEN THE RECEIVE SIDE ELASTIC STORE IS ENABLED.
NOTE 1: RSYNC IN THE FRAME MODE (RCR2.4 = 0) AND DOUBLE-WIDE FRAME SYNC IS NOT ENABLED (RCR2.5 = 0).
NOTE 2: RSYNC IN THE FRAME MODE (RCR2.4 = 0) AND DOUBLE-WIDE FRAME SYNC IS ENABLED (RCR2.5 = 1).
NOTE 3: RSYNC IN THE MULTIFRAME MODE (RCR2.4 = 1).
NOTE 4: ZBTSI MODE DISABLED (RCR2.6 = 0).
NOTE 5: RLINK DATA (FDL BITS) IS UPDATED 1 BIT-TIME BEFORE ODD FRAMES AND HELD FOR TWO FRAMES.
NOTE 6: ZBTSI MODE IS ENABLED (RCR2.6 = 1).
NOTE 7: RLINK DATA (Z BITS) IS UPDATED 1 BIT-TIME BEFORE ODD FRAMES AND HELD FOR FOUR FRAMES.
NOTE 8: RLINK AND RLCLK ARE NOT SYNCHRONOUS WITH RSYNC WHEN THE RECEIVE SIDE ELASTIC STORE IS ENABLED.
相關PDF資料 |
PDF描述 |
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相關代理商/技術參數 |
參數描述 |
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