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參數(shù)資料
| 型號： | DS2152L+ |
| 廠商： | Maxim Integrated Products |
| 文件頁數(shù)： | 57/97頁 |
| 文件大小： | 0K |
| 描述： | IC TXRX T1 1CHIP ENHNCD 100-LQFP |
| 產(chǎn)品培訓模塊： | Lead (SnPb) Finish for COTS Obsolescence Mitigation Program |
| 標準包裝： | 90 |
| 功能： | 單芯片收發(fā)器 |
| 接口： | T1 |
| 電路數(shù)： | 1 |
| 電源電壓： | 4.75 V ~ 5.25 V |
| 電流 - 電源： | 75mA |
| 工作溫度： | 0°C ~ 70°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 100-LQFP |
| 供應商設(shè)備封裝： | 100-LQFP（14x14） |
| 包裝： | 管件 |
| 包括： | DSX-1 和 CSU 線路補償發(fā)生器，HDLC 控制器，帶內(nèi)回路代碼發(fā)生器和檢測器 |
| 產(chǎn)品目錄頁面： | 1429 (CN2011-ZH PDF) |
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DS2152
60 of 97
12.1.6 HDLC/BOC Register Description
FDLC: FDL CONTROL REGISTER (Address = 00 Hex)
(MSB)
(LSB)
RBR
RHR
TFS
THR
TABT
TEOM
TZSD
TCRCF
SYMBOL
POSITION
NAME AND DESCRIPTION
RBR
FDLC.7
Receive BOC Reset. A 0 to 1 transition will reset the BOC
circuitry. Must be cleared and set again for a subsequent reset.
RHR
FDLC.6
Receive HDLC Reset. A 0 to 1 transition will reset the HDLC
controller. Must be cleared and set again for a subsequent reset.
TFS
FDLC.5
Transmit Flag/Idle Select.
0 = 7Eh
1 = FFh
THR
FDLC.4
Transmit HDLC Reset. A 0 to 1 transition will reset both the
HDLC controller and the transmit BOC circuitry. Must be
cleared and set again for a subsequent reset.
TABT
FDLC.3
Transmit Abort. A 0 to 1 transition will cause the FIFO
contents to be dumped and one FEh abort to be sent followed by
7Eh or FFh flags/idle until a new packet is initiated by writing
new data into the FIFO. Must be cleared and set again for a
subsequent abort to be sent.
TEOM
FDLC.2
Transmit End of Message. Should be set to a 1 just before the
last data byte of a HDLC packet is written into the transmit
FIFO at TFFR. This bit will be cleared by the HDLC controller
when the last byte has been transmitted.
TZSD
FDLC.1
Transmit 0 Stuffer Defeat. Overrides internal enable.
0 = enable the 0 stuffer (normal operation)
1 = disable the 0 stuffer
TCRCD
FDLC.0
Transmit CRC Defeat.
0 = enable CRC generation (normal operation)
1 = disable CRC generation
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