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參數(shù)資料
| 型號： | CYDD09S36V18-200BBXC |
| 廠商： | CYPRESS SEMICONDUCTOR CORP |
| 元件分類： | SRAM |
| 英文描述： | 128K X 72 DUAL-PORT SRAM, 7.2 ns, PBGA256 |
| 封裝： | 17 X 17 MM, 1 MM PITCH, LEAD FREE, MO-192, FBGA-256 |
| 文件頁數(shù)： | 3/53頁 |
| 文件大?。?/td> | 2422K |
| 代理商： | CYDD09S36V18-200BBXC |
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FullFlex
Document #: 38-06072 Rev. *I
Page 11 of 53
Selectable Pipelined/Flow-through Mode
To meet data rate and throughput requirements, the FullFlex
families offer selectable pipelined or flow-through mode.
Flow-through mode is only supported in the FullFlex72
devices when the port is configured in SDR mode. Echo clocks
are not supported in flow-through mode and the DLL must be
disabled.
Flow-through mode is selected by the FTSEL pin. Strapping
this pin HIGH selects pipelined mode. Strapping this pin LOW
selects flow-through mode.
DLL
The FullFlex families of devices have an on-chip DLL.
Enabling the DLL reduces the clock to data valid (tCD) time
allowing more setup time for the receiving device. For
operation at or below 100 MHz, the DLL must be disabled. This
is selectable by strapping LowSPD LOW.
Whenever the operating frequency is altered beyond the Clock
Input Cycle to Cycle Jitter spec, the DLL is required to be reset
followed by 1024 clocks before any valid operation.
LowSPD pins can be used to reset the DLL(s) for a single port
independent of all other circuitry. MRST can be used to reset
BE[1]
BE[5]
DQ[51]
C
DQ[15]
BE[1]
DQ[15]
C
BE[1]
BE[5]
DQ[50]
C
DQ[14]
BE[1]
DQ[14]
C
BE[1]
BE[5]
DQ[49]
C
DQ[13]
BE[1]
DQ[13]
C
BE[1]
BE[5]
DQ[48]
C
DQ[12]
BE[1]
DQ[12]
C
BE[1]
BE[5]
DQ[47]
C
DQ[11]
BE[1]
DQ[11]
C
BE[1]
BE[5]
DQ[46]
C
DQ[10]
BE[1]
DQ[10]
C
BE[1]
BE[5]
DQ[45]
C
DQ[9]
BE[1]
DQ[9]
C
BE[0]
BE[4]
DQ[44]
C
DQ[8]
BE[0]
DQ[8]
C
BE[0]
BE[4]
DQ[43]
C
DQ[7]
BE[0]
DQ[7]
C
BE[0]
BE[4]
DQ[42]
C
DQ[6]
BE[0]
DQ[6]
C
BE[0]
BE[4]
DQ[41]
C
DQ[5]
BE[0]
DQ[5]
C
BE[0]
BE[4]
DQ[40]
C
DQ[4]
BE[0]
DQ[4]
C
BE[0]
BE[4]
DQ[39]
C
DQ[3]
BE[0]
DQ[3]
C
BE[0]
BE[4]
DQ[38]
C
DQ[2]
BE[0]
DQ[2]
C
BE[0]
BE[4]
DQ[37]
C
DQ[1]
BE[0]
DQ[1]
C
BE[0]
BE[4]
DQ[36]
C
DQ[0]
BE[0]
DQ[0]
C
Table 3. Data Pin Assignment for SDR and DDR Configuration (continued)
BE Pin Name for
DDR
BE Pin Name for
SDR
x72 SDR Mode
x36 DDR Mode
Data Pin Name
Related Rising Edge
Clock for Write
Related Rising Edge
Clock for Read
Data Pin
Name
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| CMUI-67202AL-25 | 1K X 9 OTHER FIFO, 25 ns, PDSO28 |
| CP20840CPGA299B-0C | FPGA, 8400 GATES, CPGA299 |
| CP20840PQFP160B-0C | FPGA, 8400 GATES, PQFP160 |
| CP20840PQFP208B-0C | FPGA, 8400 GATES, PQFP208 |
| CP20840CPGA223A-1C | FPGA, 1685 CLBS, 7100 GATES, CPGA223 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| CYDD09S72V18-167BBXC | 功能描述:靜態(tài)隨機(jī)存取存儲器 9M Sync Dual Port 128Kx72 90nm DDR COM RoHS:否 制造商:Cypress Semiconductor 存儲容量:16 Mbit 組織:1 M x 16 訪問時間:55 ns 電源電壓-最大:3.6 V 電源電壓-最小:2.2 V 最大工作電流:22 uA 最大工作溫度:+ 85 C 最小工作溫度:- 40 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:TSOP-48 封裝:Tray |
| CYDD09S72V18-167BBXI | 功能描述:靜態(tài)隨機(jī)存取存儲器 9M Sync Dual Port 128Kx72 90nm DDR IND RoHS:否 制造商:Cypress Semiconductor 存儲容量:16 Mbit 組織:1 M x 16 訪問時間:55 ns 電源電壓-最大:3.6 V 電源電壓-最小:2.2 V 最大工作電流:22 uA 最大工作溫度:+ 85 C 最小工作溫度:- 40 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:TSOP-48 封裝:Tray |
| CYDD09S72V18-200BBXC | 功能描述:靜態(tài)隨機(jī)存取存儲器 9M Sync Dual Port 128Kx72 90nm DDR COM RoHS:否 制造商:Cypress Semiconductor 存儲容量:16 Mbit 組織:1 M x 16 訪問時間:55 ns 電源電壓-最大:3.6 V 電源電壓-最小:2.2 V 最大工作電流:22 uA 最大工作溫度:+ 85 C 最小工作溫度:- 40 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:TSOP-48 封裝:Tray |
| CYDD18S18V18-167BBC | 功能描述:靜態(tài)隨機(jī)存取存儲器 18M Sync Dual Port 512Kx36 90nm DDR COM RoHS:否 制造商:Cypress Semiconductor 存儲容量:16 Mbit 組織:1 M x 16 訪問時間:55 ns 電源電壓-最大:3.6 V 電源電壓-最小:2.2 V 最大工作電流:22 uA 最大工作溫度:+ 85 C 最小工作溫度:- 40 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:TSOP-48 封裝:Tray |
| CYDD18S18V18-167BBXC | 功能描述:靜態(tài)隨機(jī)存取存儲器 18M Sync Dual Port 512Kx36 90nm DDR COM RoHS:否 制造商:Cypress Semiconductor 存儲容量:16 Mbit 組織:1 M x 16 訪問時間:55 ns 電源電壓-最大:3.6 V 電源電壓-最小:2.2 V 最大工作電流:22 uA 最大工作溫度:+ 85 C 最小工作溫度:- 40 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:TSOP-48 封裝:Tray |
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