參數(shù)資料
型號： CYDD09S36V18-200BBXC
廠商： CYPRESS SEMICONDUCTOR CORP
元件分類： SRAM
英文描述： 128K X 72 DUAL-PORT SRAM, 7.2 ns, PBGA256
封裝： 17 X 17 MM, 1 MM PITCH, LEAD FREE, MO-192, FBGA-256
文件頁數(shù)： 19/53頁
文件大?。?/td> 2422K
代理商： CYDD09S36V18-200BBXC
FullFlex
Document #: 38-06072 Rev. *I
Page 26 of 53
Switching Characteristics Over the Operating Range
Table 14.DDR Mode with 2.5 Pipelined Stages and DLL Enabled (LOWSPD-HIGH)[33]
Parameter
Description
–200
–167
–133
Unit
Min.
Max.
Min.
Max.
Min.
Max.
fMAX
Maximum Operating Frequency
159
200
127
167
100
133
MHz
tCYC
C/C Clock Cycle Time
5.00[34]
6.3
6.00[34]
7.88
7.50[34]
10.00
ns
tCH
C/C Clock HIGH Time
2.00
2.40
3.00
ns
tCL
C/C Clock LOW Time
2.00
2.40
3.00
ns
tCHCH
C/C Clock Rise to C/C Clock Rise
2.20
2.70
3.38
ns
tSD
Data Input Set-up Time to
C/C Rise
HSTL
1.8V LVCMOS
0.45[32]
0.55[32]
0.75[32]
ns
2.5V LVCMOS
3.3V LVTTL
0.65[32]
0.75[32]
0.95[32]
ns
tHD
Data Input Hold Time after C/C Rise
0.45
0.55
0.75
ns
tSBE
Byte enable Set-up Time to
C/C Rise
HSTL
1.8V LVCMOS
0.45[32]
0.55[32,]
0.65[32]
ns
2.5V LVCMOS
3.3V LVTTL
0.65[32]
0.75[32]
0.85[32]
ns
tHBE
Byte enable Hold Time after C/C Rise
0.45
0.55
0.65
ns
tSAC
Address & Control Input
except BE Set-up Time to C
Rise
HSTL
1.8V LVCMOS
1.50[34]
1.70[34]
1.80[34]
ns
2.5V LVCMOS
3.3V LVTTL
1.75[34]
1.95[34]
2.05[34]
ns
tHAC
Address & Control Input except BE Hold Time
after C Rise
0.50
0.60
0.70
ns
tOE
Output Enable to Data Valid
4.40[32,34]
5.00[32,34]
5.50[32,34] ns
tOLZ[31]
OE to Low Z
1.00
ns
tOHZ[31]
OE to High Z
1.00
4.40[32,34]
1.00
5.00[32,34]
1.00
5.50[32,34] ns
tCD[35]
C/C Rise to DQ Valid
HSTL
1.8V LVCMOS
0.65[32]
0.75[32]
0.85[32]
ns
2.5V LVCMOS
3.3V LVTTL
0.65[32]
0.75[32]
0.85[32]
ns
tDC[35]
DQ Output Hold after C/C
Rise
HSTL
1.8V LVCMOS
–0.65
–0.75
–0.85
ns
2.5V LVCMOS
3.3V LVTTL
–0.65
–0.75
–0.85
ns
tCCQ[35]
C/C Rise to CQ/CQ Rise
HSTL
1.8V LVCMOS
–0.65[36]
0.65
–0.75[36]
0.75
–0.85[36]
0.85
ns
2.5V LVCMOS
3.3V LVTTL
–0.65[36]
0.60
–0.75[36]
0.70
–0.85[36]
0.80
ns
tCQHQV[35] Echo Clock (CQ/CQ) High
to Output Valid
HSTL
1.8V LVCMOS
0.35[32]
0.40[32]
0.50[32]
ns
2.5V LVCMOS
3.3V LVTTL
0.45[32]
0.50[32]
0.60[32]
ns
Notes:
31. Parameters specified with the load capacitance in Figure 6 and Figure 7.
32. For the x18 devices, add 200 ps to this parameter in the table above.
33. Test conditions assume a signal transition time of 2 V/ns.
34. Add 15% to this parameter if a VCORE of 1.5V is used.
35. This parameter assumes input clock cycle to cycle jitter of +/- 0ps.
36. For the x18 devices, subtract 200ps from this parameter in the table above.
相關(guān)PDF資料
PDF描述
CMUI-67202AL-25 1K X 9 OTHER FIFO, 25 ns, PDSO28
CP20840CPGA299B-0C FPGA, 8400 GATES, CPGA299
CP20840PQFP160B-0C FPGA, 8400 GATES, PQFP160
CP20840PQFP208B-0C FPGA, 8400 GATES, PQFP208
CP20840CPGA223A-1C FPGA, 1685 CLBS, 7100 GATES, CPGA223
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參數(shù)描述
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CYDD09S72V18-167BBXI 功能描述:靜態(tài)隨機存取存儲器 9M Sync Dual Port 128Kx72 90nm DDR IND RoHS:否 制造商:Cypress Semiconductor 存儲容量:16 Mbit 組織:1 M x 16 訪問時間:55 ns 電源電壓-最大:3.6 V 電源電壓-最小:2.2 V 最大工作電流:22 uA 最大工作溫度:+ 85 C 最小工作溫度:- 40 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:TSOP-48 封裝:Tray
CYDD09S72V18-200BBXC 功能描述:靜態(tài)隨機存取存儲器 9M Sync Dual Port 128Kx72 90nm DDR COM RoHS:否 制造商:Cypress Semiconductor 存儲容量:16 Mbit 組織:1 M x 16 訪問時間:55 ns 電源電壓-最大:3.6 V 電源電壓-最小:2.2 V 最大工作電流:22 uA 最大工作溫度:+ 85 C 最小工作溫度:- 40 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:TSOP-48 封裝:Tray
CYDD18S18V18-167BBC 功能描述:靜態(tài)隨機存取存儲器 18M Sync Dual Port 512Kx36 90nm DDR COM RoHS:否 制造商:Cypress Semiconductor 存儲容量:16 Mbit 組織:1 M x 16 訪問時間:55 ns 電源電壓-最大:3.6 V 電源電壓-最小:2.2 V 最大工作電流:22 uA 最大工作溫度:+ 85 C 最小工作溫度:- 40 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:TSOP-48 封裝:Tray
CYDD18S18V18-167BBXC 功能描述:靜態(tài)隨機存取存儲器 18M Sync Dual Port 512Kx36 90nm DDR COM RoHS:否 制造商:Cypress Semiconductor 存儲容量:16 Mbit 組織:1 M x 16 訪問時間:55 ns 電源電壓-最大:3.6 V 電源電壓-最小:2.2 V 最大工作電流:22 uA 最大工作溫度:+ 85 C 最小工作溫度:- 40 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:TSOP-48 封裝:Tray
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