參數(shù)資料
型號(hào)： CYDD09S36V18-200BBXC
廠商： CYPRESS SEMICONDUCTOR CORP
元件分類： SRAM
英文描述： 128K X 72 DUAL-PORT SRAM, 7.2 ns, PBGA256
封裝： 17 X 17 MM, 1 MM PITCH, LEAD FREE, MO-192, FBGA-256
文件頁數(shù)： 22/53頁
文件大?。?/td> 2422K
代理商： CYDD09S36V18-200BBXC
FullFlex
Document #: 38-06072 Rev. *I
Page 29 of 53
Table 17.SDR Mode with Pipeline Mode, DLL Disabled (LOWSPD-LOW)[33]
Parameter
Description
All Speed Bins
Unit
Min.
Max.
fMAX (PIPELINED)
Maximum Operating Frequency for Pipelined Mode
100
MHz
tCYC (PIPELINED)
C Clock Cycle Time for Pipelined Mode
10.00[34]
ns
tCKD
C Clock Duty Time
45
55
%
tSD
Data Input Set-up Time to C Rise HSTL
1.8V LVCMOS
1.80[32,34]
ns
2.5V LVCMOS
3.3V LVTTL
2.05[32,34]
ns
tHD
Data Input Hold Time after C Rise
0.50
ns
tSAC
Address & Control Input Set-up
Time to C Rise
HSTL
1.8V LVCMOS
1.80[32,34]
ns
2.5V LVCMOS
3.3V LVTTL
2.05[32,34]
ns
tHAC
Address & Control Input Hold Time after C Rise
0.70
ns
tOE
Output Enable to Data Valid
5.50[32,34]
ns
tOLZ[31]
OE to Low Z
1.00
ns
tOHZ[31]
OE to High Z
1.00
5.50[32,34]
ns
tCD2[35]
C Rise to DQ Valid for Pipelined Mode (LowSPD = 0)
6.00[32,34]
ns
tCA2
C Rise to Address Readback Valid for Pipelined Mode
7.50[34]
ns
tDC[35]
DQ Output Hold after C Rise
1.00
ns
tCCQ[35]
C Rise to CQ Rise
1.00
6.00[34]
ns
tCQHQV[35]
Echo Clock (CQ) High to Output
Valid
HSTL
1.8V LVCMOS
0.90[32]
ns
2.5V LVCMOS
3.3V LVTTL
1.00[32]
ns
tCQHQX[35]
Echo Clock (CQ) High to Output
Hold
HSTL
1.8V LVCMOS
–0.90
ns
2.5V LVCMOS
3.3V LVTTL
–1.05
ns
tCKHZ2[31,35]
C Rise to DQ Output High Z in Pipelined Mode
1.00
6.00[32,34]
ns
tCKLZ2[31,35]
C Rise to DQ Output Low Z in Pipelined Mode
1.00
ns
tAC
Address Output Hold after C Rise
1.00
ns
tCKHZA2[31]
C Rise to Address Output High Z for Pipelined Mode
1.00
7.50[34]
ns
tCKLZA[31]
C Rise to Address Output Low Z
1.00
ns
tSCINT
C Rise to CNTINT Low
1.00
4.50[34]
ns
tRCINT
C Rise to CNTINT High
1.00
4.50[34]
ns
tSINT
C Rise to INT Low
0.50
8.50[34]
ns
tRINT
C Rise to INT High
0.50
8.50[34]
ns
tBSY
C Rise to BUSY Valid
1.00
4.50[34]
ns
Table 18.Master Reset Timing
Parameter
Description
–200[27]
–167[27]
–133
Unit
Min.
Max.
Min.
Max.
Min.
Max.
tPUP
Power-up Time
1
ms
tRS
Master Reset Pulse Width
5
cycles
相關(guān)PDF資料
PDF描述
CMUI-67202AL-25 1K X 9 OTHER FIFO, 25 ns, PDSO28
CP20840CPGA299B-0C FPGA, 8400 GATES, CPGA299
CP20840PQFP160B-0C FPGA, 8400 GATES, PQFP160
CP20840PQFP208B-0C FPGA, 8400 GATES, PQFP208
CP20840CPGA223A-1C FPGA, 1685 CLBS, 7100 GATES, CPGA223
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
CYDD09S72V18-167BBXC 功能描述:靜態(tài)隨機(jī)存取存儲(chǔ)器 9M Sync Dual Port 128Kx72 90nm DDR COM RoHS:否 制造商:Cypress Semiconductor 存儲(chǔ)容量:16 Mbit 組織:1 M x 16 訪問時(shí)間:55 ns 電源電壓-最大:3.6 V 電源電壓-最小:2.2 V 最大工作電流:22 uA 最大工作溫度:+ 85 C 最小工作溫度:- 40 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:TSOP-48 封裝:Tray
CYDD09S72V18-167BBXI 功能描述:靜態(tài)隨機(jī)存取存儲(chǔ)器 9M Sync Dual Port 128Kx72 90nm DDR IND RoHS:否 制造商:Cypress Semiconductor 存儲(chǔ)容量:16 Mbit 組織:1 M x 16 訪問時(shí)間:55 ns 電源電壓-最大:3.6 V 電源電壓-最小:2.2 V 最大工作電流:22 uA 最大工作溫度:+ 85 C 最小工作溫度:- 40 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:TSOP-48 封裝:Tray
CYDD09S72V18-200BBXC 功能描述:靜態(tài)隨機(jī)存取存儲(chǔ)器 9M Sync Dual Port 128Kx72 90nm DDR COM RoHS:否 制造商:Cypress Semiconductor 存儲(chǔ)容量:16 Mbit 組織:1 M x 16 訪問時(shí)間:55 ns 電源電壓-最大:3.6 V 電源電壓-最小:2.2 V 最大工作電流:22 uA 最大工作溫度:+ 85 C 最小工作溫度:- 40 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:TSOP-48 封裝:Tray
CYDD18S18V18-167BBC 功能描述:靜態(tài)隨機(jī)存取存儲(chǔ)器 18M Sync Dual Port 512Kx36 90nm DDR COM RoHS:否 制造商:Cypress Semiconductor 存儲(chǔ)容量:16 Mbit 組織:1 M x 16 訪問時(shí)間:55 ns 電源電壓-最大:3.6 V 電源電壓-最小:2.2 V 最大工作電流:22 uA 最大工作溫度:+ 85 C 最小工作溫度:- 40 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:TSOP-48 封裝:Tray
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