參數(shù)資料
型號: CY7C1356CV25-225BGC
廠商: Cypress Semiconductor Corp.
英文描述: 9-Mbit ( 256K x 36/512K x 18 ) Pipelined SRAM with NoBL-TM Architecture
中文描述: 9兆位(256 × 36/512K × 18)流水線的SRAM的總線延遲,TM架構
文件頁數(shù): 18/25頁
文件大小: 353K
代理商: CY7C1356CV25-225BGC
PRELIMINARY
CY7C1354CV25
CY7C1356CV25
Document #: 38-05537 Rev. *B
Page 18 of 25
Switching Waveforms
Read/Write Timing
[23,24,25]
Hold Times
t
AH
t
DH
t
CENH
t
WEH
t
ALH
t
CEH
Address Hold after CLK Rise
Data Input Hold after CLK Rise
0.4
0.4
0.4
0.4
0.4
0.4
0.5
0.5
0.5
0.5
0.5
0.5
0.5
0.5
0.5
0.5
0.5
0.5
ns
ns
ns
ns
ns
ns
CEN Hold after CLK Rise
WE, BW
x
Hold after CLK Rise
ADV/LD Hold after CLK Rise
Chip Select Hold after CLK Rise
Switching Characteristics
Over the Operating Range (continued)
[18, 19]
Parameter
Description
-225
-200
-167
Unit
Min.
Max.
Min.
Max.
Min.
Max.
Notes:
23.For this waveform ZZ is tied low.
24.When CE is LOW, CE
is LOW, CE
is HIGH and CE
is LOW. When CE is HIGH,CE
is HIGH or CE
is LOW or CE
is HIGH.
25.Order of the Burst sequence is determined by the status of the MODE (0=Linear, 1=Interleaved).Burst operations are optional.
WRITE
D(A1)
1
2
3
4
5
6
7
8
9
CLK
tCYC
t
CL
t
CH
10
CE
t
CEH
t
CES
WE
CEN
t
CENH
t
CENS
BW
X
ADV/LD
t
AH
t
AS
ADDRESS
A1
A2
A3
A4
A5
A6
A7
t
DH
t
DS
Data
n-Out (DQ)
t
CLZ
D(A1)
D(A2)
D(A5)
Q(A4)
Q(A3)
D(A2+1)
t
DOH
t
CHZ
t
CO
WRITE
D(A2)
BURST
WRITE
D(A2+1)
READ
Q(A3)
READ
Q(A4)
BURST
READ
Q(A4+1)
WRITE
D(A5)
READ
Q(A6)
WRITE
D(A7)
DESELECT
OE
t
OEV
t
OELZ
t
OEHZ
t
DOH
DON’T CARE
UNDEFINED
Q(A6)
Q(A4+1)
相關PDF資料
PDF描述
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參數(shù)描述
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