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參數(shù)資料
| 型號： | CXA3266Q |
| 元件分類： | PLL合成/DDS/VCOs |
| 英文描述： | PHASE LOCKED LOOP, 0.12 MHz, PQFP48 |
| 封裝： | PLASTIC, QFP-48 |
| 文件頁數(shù)： | 18/62頁 |
| 文件大?。?/td> | 929K |
| 代理商： | CXA3266Q |
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CXA3266Q
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The settings of the frequency divider (2 bits, DIV1, 2, 4, 8) and programmable counter (12 bits, VCODIV) at the rear
end of the VCO are transferred in the order shown below. (The data will be set when the three registers are transferred.)
First DIVREG2, CENFREREG and DIVREG1 are set, and then the data is transferred independently at the
timings shown below.
DIVREG2 (upper 4 bits of VCODIV)
↓
CENFREREG (2 bits of DIV1, 2, 4, 8)
↓
DIVREG1 (lower 8 bits of VCODIV)
All three of the above registers must be changed even when changing only (2 bits of DIV1, 2, 4, 8). This is the
same when changing only 12 bits of VCODIV.
SENABLE
SDATA
SCLK
DIVREG2
CENFREREG
DIVREG1
相關PDF資料 |
PDF描述 |
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參數(shù)描述 |
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