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參數(shù)資料
| 型號： | ASM5I9658G-32-LR |
| 廠商： | ALLIANCE SEMICONDUCTOR CORP |
| 元件分類： | 時鐘及定時 |
| 英文描述： | 3.3V 1:10 LVCMOS PLL Clock Generator |
| 中文描述： | 9658 SERIES, PLL BASED CLOCK DRIVER, 10 TRUE OUTPUT(S), 0 INVERTED OUTPUT(S), PQFP32 |
| 封裝： | 7 X 7 MM, GREEN, LQFP-32 |
| 文件頁數(shù)： | 2/14頁 |
| 文件大?。?/td> | 579K |
| 代理商： | ASM5I9658G-32-LR |
July 2005
rev 0.2
Block Diagram
ASM5I9658
3.3V 1:10 LVCMOS PLL Clock Generator
2 of
14
Notice: The information in this document is subject to change without notice.
Figure 1. ASM5I9658 Logic Diagram
Pin Configuration
Figure 2. ASM5I9658 32-Lead Package Pinout (Top View)
V
C
Q
V
C
Q
Q
G
Q
G
25
26
27
28
29
30
31
32
24 23 22 21 20 19 18 17
1
2
3
4
5
6 7
8
16
15
14
13
12
11
10
9
Q1
V
CC
Q0
GND
QFB
V
CC
VCO_SEL
GND
V
C
_
F
G
V
CC
Q8
GND
Q7
V
CC
Q6
Q9
GND
ASM5I9658
P
P
B
M
P
Q8
0
1
Q0
Q1
Q2
Q3
Q5
Q6
Q7
QFB
200-500 MHz
Ref
FB
PLL
PCLK
PCLK
FB_IN
PLL_EN
BYPASS
2-25k
V
CC
Q4
÷2
0
1
÷1
÷2
0
1
VCO
&
V
CC
25k
25k
V
CC
3-25k
VCO_SEL
MR/OE
Q9
相關PDF資料 |
PDF描述 |
|---|---|
| ASM5I9658 | 3.3V 1:10 LVCMOS PLL Clock Generator |
| ASM5I9658-32-ER | 3.3V 1:10 LVCMOS PLL Clock Generator |
| ASM5I9772A | 2.5V or 3.3V, 200-MHz, 12-Output Zero Delay Buffer |
| ASM5I9772A-52-ER | 2.5V or 3.3V, 200-MHz, 12-Output Zero Delay Buffer |
| ASM5I9772A-52-ET | 2.5V or 3.3V, 200-MHz, 12-Output Zero Delay Buffer |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| ASM5I9772A | 制造商:ALSC 制造商全稱:Alliance Semiconductor Corporation 功能描述:2.5V or 3.3V, 200-MHz, 12-Output Zero Delay Buffer |
| ASM5I9772A-52-ER | 制造商:ALSC 制造商全稱:Alliance Semiconductor Corporation 功能描述:2.5V or 3.3V, 200-MHz, 12-Output Zero Delay Buffer |
| ASM5I9772A-52-ET | 制造商:ALSC 制造商全稱:Alliance Semiconductor Corporation 功能描述:2.5V or 3.3V, 200-MHz, 12-Output Zero Delay Buffer |
| ASM5I9772AG-52-ER | 制造商:ALSC 制造商全稱:Alliance Semiconductor Corporation 功能描述:2.5V or 3.3V, 200-MHz, 12-Output Zero Delay Buffer |
| ASM5I9772AG-52-ET | 制造商:ALSC 制造商全稱:Alliance Semiconductor Corporation 功能描述:2.5V or 3.3V, 200-MHz, 12-Output Zero Delay Buffer |
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