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參數(shù)資料
| 型號(hào)： | ADSP-21060LC |
| 廠商： | Analog Devices, Inc. |
| 英文描述： | DSP Microcomputer(DSP 微計(jì)算機(jī)) |
| 中文描述： | 微機(jī)的DSP（數(shù)字信號(hào)處理器微計(jì)算機(jī)） |
| 文件頁(yè)數(shù)： | 30/48頁(yè) |
| 文件大?。?/td> | 515K |
| 代理商： | ADSP-21060LC |
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–30–
ADSP-21060C/ADSP-21060LC
REV. PrA
Address/Select Hold after
DMAG
x
High
–0.5
TECHNICAL
5 + 3DT /8 + HI
Address/Select Valid to
DMAG
x High
17 + DT
transfer is controlled by ADDR
31-0
,
RD
,
WR
,
MS
3-0
, and ACK
(not
DMAG
). For Paced Master mode, the Memory Read–Bus
Master, Memory Write–Bus Master, and Synchronous Read/
Write–Bus Master timing specifications for ADDR
31-0
,
RD
,
WR,
MS
3-0
,
SW
, PAGE, DAT A
47-0
, and ACK also apply.
ADSP-21060C
Min
ADSP-21060LC
Min
Parameter
Max
Max
Units
Timing Requirements:
t
SDRLC
t
SDRHC
t
WDR
DMAR
x Low Setup before CLK IN
1
DMAR
x High Setup before CLK IN
1
DMAR
x Width Low
(Nonsynchronous)
Data Setup after
DMAG
x Low
2
Data Hold after
DMAG
x High
Data Valid after
DMAR
x High
2
DMAR
x Low Edge to Low Edge
DMAR
x Width High
5
5
5
5
ns
ns
6
6
ns
ns
ns
ns
ns
ns
t
SDAT DGL
t
HDAT IDG
t
DAT DRH
t
DMARLL
t
DMARH
10 + 5DT /8
10 + 5DT /8
2
2
16 + 7DT /8
16 + 7DT /8
23 + 7DT /8
6
23 + 7DT /8
6
Switching Characteristics:
t
DDGL
DMAG
x Low Delay after CLK IN
t
WDGH
DMAG
x High Width
t
WDGL
DMAG
x Low Width
t
HDGC
DMAG
x High Delay after CLK IN
t
VDAT DGH
Data Valid before
DMAG
x High
3
t
DAT RDGH
Data Disable after
DMAG
x High
4
t
DGWRL
WR
Low before
DMAG
x Low
t
DGWRH
DMAG
x Low before
WR
High
t
DGWRR
WR
High before
DMAG
x High
t
DGRDL
RD
Low before
DMAG
x Low
t
DRDGH
RD
Low before
DMAG
x High
t
DGRDR
RD
High before
DMAG
x High
t
DGWR
DMAG
x High to
WR
,
RD
,
DMAG
x
Low
t
DADGH
t
DDGHA
9 + DT /4
6 + 3DT /8
12 + 5DT /8
–2 – DT /8
8 + 9DT /16
0
0
10 + 5DT /8 + W
1 + DT /16
0
11 + 9DT /16 + W
0
15 + DT /4
9 + DT /4
6 + 3DT /8
12 + 5DT /8
–2 – DT /8
8 + 9DT /16
0
0
10 + 5DT /8 + W
1 + DT /16
0
11 + 9DT /16 + W
0
15 + DT /4
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
6 – DT /8
6 – DT /8
7
2
7
2
3 + DT /16
2
3 + DT /16
2
3
3
5 + 3DT /8 + HI
17 + DT
ns
ns
–0.5
ns
W = (number of wait states specified in WAIT register)
×
t
CK
.
HI = t
CK
(if an address hold cycle or bus idle cycle occurs, as specified in WAIT register; otherwise HI = 0).
NOT ES
1
Only required for recognition in the current cycle.
2
t
is the data setup requirement if
DMAR
x is not being used to hold off completion of a write. Otherwise, if
DMAR
x low holds off completion of the write, the
data can be driven t
DAT DRH
after
DMAR
x is brought high.
3
t
VDAT DGH
is valid if
DMAR
x is not being used to hold off completion of a read. If
DMAR
x is used to prolong the read, then t
VDAT DGH
= 8 + 9DT /16 + (n
×
t
CK
) where
n
4
See
System Hold Time Calculation
under T est Conditions for calculation of hold times given capacitive and dc loads.
DMA Handshake
T hese specifications describe the three DMA handshake modes.
In all three modes DMAR is used to initiate transfers. For hand-
shake mode, DMAG controls the latching or enabling of data
externally. For external handshake mode, the data transfer is
controlled by the ADDR
31-0
,
RD
,
WR
,
SW
, PAGE,
MS
3-0
,
ACK , and
DMAG
signals. For Paced Master mode, the data
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| ADSP-21060C | DSP Microcomputer(DSP 微計(jì)算機(jī)) |
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| ADSP-21261SKSTZ150 | SHARC Embedded Processor |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
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| ADSP-21060LCWZ-133 | 制造商:Analog Devices 功能描述:SHARC INDUSTRIAL 5V CQFP HEAT SLUG UP - Trays |
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