參數(shù)資料
型號： ADSP-21060LC
廠商： Analog Devices, Inc.
英文描述： DSP Microcomputer(DSP 微計算機(jī))
中文描述： 微機(jī)的DSP（數(shù)字信號處理器微計算機(jī)）
文件頁數(shù)： 2/48頁
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代理商： ADSP-21060LC
–2–
ADSP-21060C/ADSP-21060LC
REV. PrA
T hree-State T iming—Bus Master, Bus Slave,
HBR
,
SBTS
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29
DMA Handshake . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30
Link Ports: 1
×
CLK Speed Operation . . . . . . . . . . . . . . 32
Link Ports: 2
×
CLK Speed Operation . . . . . . . . . . . . . . 33
Serial Ports . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35
JTAG Test Access Port and Emulation . . . . . . . . . . . . . . . 38
OUT PUT DRIVE CURRENT S . . . . . . . . . . . . . . . . . . . . . 39
POWER DISSIPAT ION . . . . . . . . . . . . . . . . . . . . . . . . . . . 39
T EST CONDIT IONS . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39
ENVIRONMENTAL CONDIT IONS . . . . . . . . . . . . . . . . 42
240-LEAD MET RIC PQFP PIN CONFIGURAT IONS . . 43
OUT LINE DIMENSIONS . . . . . . . . . . . . . . . . . . . . . . . . . 44
ORDERING GUIDE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44
TECHNICAL
Figure 21. Link Ports . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34
Figure 22. Serial Ports . . . . . . . . . . . . . . . . . . . . . . . . . . . . 36
Figure 23. External Late Frame Sync . . . . . . . . . . . . . . . . . 37
Figure 24. IEEE 11499.1 JT AG T est Access Port . . . . . . . 38
Figure 25. Output Enable/Disable . . . . . . . . . . . . . . . . . . . 40
Figure 26. Equivalent Device Loading for AC Measurements
(Includes All Fixtures) . . . . . . . . . . . . . . . . . . . . . . . . . . . 40
Figure 27. Voltage Reference Levels for AC Measurements
(Except Output Enable/Disable) . . . . . . . . . . . . . . . . . . . 40
Figure 28. ADSP-2106x T ypical Drive Currents
(V
DD
= 5 V) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41
Figure 29. T ypical Output Rise T ime (10%–90% V
DD
)
vs. Load Capacitance (V
DD
= 5 V) . . . . . . . . . . . . . . . . . . . 41
Figure 30. T ypical Output Rise T ime (0.8 V–2.0 V)
vs. Load Capacitance (V
DD
= 5 V) . . . . . . . . . . . . . . . . . . . 41
Figure 31. T ypical Output Delay or Hold vs. Load Capacitance
(at Maximum Case T emperature) (V
DD
= 5 V) . . . . . . . . . 41
Figure 32. ADSP-2106x T ypical Drive Currents
(V
DD
= 3.3 V) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41
Figure 33. T ypical Output Rise T ime (10%–90% V
DD
)
vs. Load Capacitance (V
DD
= 3.3 V) . . . . . . . . . . . . . . . . . 41
Figure 34. T ypical Output Rise T ime (0.8 V–2.0 V) vs. Load
Capacitance (V
DD
= 3.3 V) . . . . . . . . . . . . . . . . . . . . . . . . 42
Figure 35. T ypical Output Delay or Hold vs. Load Capacitance
(at Maximum Case T emperature) (V
DD
= 3.3 V) . . . . . . . . 42
DMA Controller
10 DMA Channels for Transfers Between ADSP-2106x
Internal Memory and External Memory, External
Peripherals, Host Processor, Serial Ports, or Link
Ports
Background DMA Transfers at 40 MHz, in Parallel with
Full-Speed Processor Execution
Host Processor Interface to 16- and 32-Bit Microprocessors
Host Can Directly Read/Write ADSP-2106x Internal
Memory
Multiprocessing
Glueless Connection for Scalable DSP Multiprocessing
Architecture
Distributed On-Chip Bus Arbitration for Parallel Bus
Connect of Up to Six ADSP-2106xs Plus Host
Six Link Ports for Point-to-Point Connectivity and Array
Multiprocessing
240 Mbytes/s Transfer Rate Over Parallel Bus
240 Mbytes/s Transfer Rate Over Link Ports
Serial Ports
Two 40 Mbit/s Synchronous Serial Ports with
Companding Hardware
Independent Transmit and Receive Functions
T ABLE OF CONT E NT S
GENERAL DESCRIPT ION . . . . . . . . . . . . . . . . . . . . . . . . . 3
ADSP-21000 FAMILY CORE ARCHIT ECT URE . . . . . . . 4
ADSP-21060C/ADSP-21060LC FEAT URES . . . . . . . . . . . 4
DEVELOPMENT T OOLS . . . . . . . . . . . . . . . . . . . . . . . . . . 7
PIN FUNCT ION DESCRIPT IONS . . . . . . . . . . . . . . . . . . 8
T ARGET BOARD CONNECT OR FOR EZ-ICE
PROBE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11
RECOMMENDED OPERAT ING CONDIT IONS (5 V) . 13
ELECT RICAL CHARACT ERIST ICS (5 V) . . . . . . . . . . . 13
POWER DISSIPAT ION ADSP-21060 (5 V) . . . . . . . . . . . . 14
RECOMMENDED OPERAT ING CONDIT IONS (3.3 V) 15
ELECT RICAL CHARACT ERIST ICS (3.3 V) . . . . . . . . . . 15
POWER DISSIPAT ION ADSP-21060L (3.3 V) . . . . . . . . . 16
ABSOLUT E MAX IMUM RAT INGS . . . . . . . . . . . . . . . . 17
T IMING SPECIFICAT IONS . . . . . . . . . . . . . . . . . . . . . . . 17
Memory Read—Bus Master . . . . . . . . . . . . . . . . . . . . . . . 20
Memory Write—Bus Master . . . . . . . . . . . . . . . . . . . . . . 21
Synchronous Read/Write—Bus Master . . . . . . . . . . . . . . 22
Synchronous Read/Write—Bus Slave . . . . . . . . . . . . . . . . 24
Multiprocessor Bus Request and Host Bus Request . . . . . 25
Asynchronous Read/Write—Host to ADSP-2106x . . . . . . 27
FIGURE S
Figure 1. ADSP-21060C/ADSP-21060LC Block Diagram . . 1
Figure 2. ADSP-2106x System . . . . . . . . . . . . . . . . . . . . . . . 4
Figure 3. Shared Memory Multiprocessing System . . . . . . . . 6
Figure 4. ADSP-21060C/ADSP-21060LC Memory Map . . . 7
Figure 5. T arget Board Connector For ADSP-2106x
EZ-ICE Emulator (Jumpers in Place) . . . . . . . . . . . . . . . 11
Figure 6. JT AG Scan Path Connections for Multiple
ADSP-2106x Systems . . . . . . . . . . . . . . . . . . . . . . . . . . . 11
Figure 7. JT AG Clocktree for Multiple ADSP-2106x
Systems . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12
Figure 8. Clock Input . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18
Figure 9. Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18
Figure 10. Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18
Figure 11. T imer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19
Figure 12. Flags . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19
Figure 13. Memory Read—Bus Master . . . . . . . . . . . . . . . . 20
Figure 14. Memory Write—Bus Master . . . . . . . . . . . . . . . 21
Figure 15. Synchronous Read/Write—Bus Master . . . . . . . 23
Figure 16. Synchronous Read/Write—Bus Slave . . . . . . . . . 24
Figure 17. Multiprocessor Bus Request and Host Bus
Request . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26
Figure 18a. Synchronous REDY T iming . . . . . . . . . . . . . . 27
Figure 18b. Asynchronous Read/Write—Host to
ADSP-2106x . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28
Figure 19a. T hree-State T iming (Bus T ransition Cycle,
SBTS
Assertion) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29
Figure 19b. T hree-State T iming (Host T ransition Cycle) . . 29
Figure 20. DMA Handshake T iming . . . . . . . . . . . . . . . . . 31
EZ-ICE is a registered trademark of Analog Devices, Inc.
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ADSP-21261 SHARC Embedded Processor
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