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參數(shù)資料
| 型號： | ADSP-21060C |
| 廠商： | Analog Devices, Inc. |
| 英文描述： | DSP Microcomputer(DSP 微計算機(jī)) |
| 中文描述： | 微機(jī)的DSP（數(shù)字信號處理器微計算機(jī)） |
| 文件頁數(shù)： | 35/48頁 |
| 文件大?。?/td> | 515K |
| 代理商： | ADSP-21060C |
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ADSP-21060C/ADSP-21060LC
–35–
REV. PrA
DATA
T ransmit Data Delay after T CLK
3
T ransmit Data Hold after T CLK
3
0
T CLK /RCLK Width
(t
SCLK
/2) – 2
E nable and T hree-State
Switching Characteristics:
t
DDT EN
Data Enable from External T CLK
3
t
DDT T E
Data Disable from External T CLK
3
t
DDT IN
Data Enable from Internal T CLK
3
t
DDT T I
Data Disable from Internal T CLK
3
t
DCLK
T CLK /RCLK Delay from CLK IN
t
DPT R
SPORT Disable after CLK IN
Gated SCLK with E xternal T FS
(Mesh Multiprocessing)
4
Timing Requirements:
t
ST FSCK
T FS Setup before CLK IN
t
HT FSCK
T FS Hold after CLK IN
E xternal Late Frame Sync
Switching Characteristics:
t
DDT LFSE
Data Delay from Late External T FS or
External RFS with MCE = 1, MFD = 0
5
t
DDT ENFS
Data Enable from late FS or MCE = 1,
MFD = 0
5
TECHNICAL
T FS Hold after T CLK (Internally
Generated T FS)
3
–1.5
Serial Ports
ADSP-21060C
Min
ADSP-21060LC
Min
Parameter
Max
Max
Units
E xternal Clock
Timing Requirements:
t
SFSE
t
HFSE
t
SDRE
t
HDRE
t
SCLK W
t
SCLK
Internal Clock
Timing Requirements:
t
SFSI
T FS/RFS Setup before T CLK /RCLK
1
T FS/RFS Hold after T CLK /RCLK
1, 2
Receive Data Setup before RCLK
1
Receive Data Hold after RCLK
1
T CLK /RCLK Width
T CLK /RCLK Period
3.5
4
1.5
4
9.5
t
CK
3.5
4
1.5
4
9.0
t
CK
ns
ns
ns
ns
ns
ns
T FS Setup before T CLK
1
; RFS Setup
before RCLK
1
T FS/RFS Hold after T CLK /RCLK
1, 2
Receive Data Setup before RCLK
1
Receive Data Hold after RCLK
1
E xternal or Internal Clock
Switching Characteristics:
t
DFSE
RFS Delay after RCLK (Internally
Generated RFS)
3
t
HOFSE
RFS Hold after RCLK (Internally
Generated RFS)
3
E xternal Clock
Switching Characteristics:
t
DFSE
T FS Delay after T CLK (Internally
Generated T FS)
3
t
HOFSE
T FS Hold after T CLK (Internally
Generated T FS)
3
t
DDT E
T ransmit Data Delay after T CLK
3
t
HODT E
T ransmit Data Hold after T CLK
3
Internal Clock
Switching Characteristics:
t
DFSI
T FS Delay after T CLK (Internally
Generated T FS)
3
t
HOFSI
8
1
3
3
8
1
3
3
ns
ns
ns
ns
t
HFSI
t
SDRI
t
HDRI
13
13
ns
3
3
ns
13
13
ns
3
3
ns
ns
ns
16
5
5
4.5
4.5
ns
–1.5
ns
ns
ns
ns
t
DDT I
t
HDT I
t
SCLK IW
7.5
7.5
0
(t
SCLK
/2) – 2.5
(t
SCLK
/2) + 2
(t
SCLK
/2) + 2.5
3.5
4.0
ns
ns
ns
ns
ns
ns
10.5
10.5
0
0
3
22 + 3DT /8
17
3
22 + 3DT /8
17
5
t
CK
/2
5
t
CK
/2
ns
ns
12
12.8
ns
3
3.5
ns
T o
determine whether communication is possible between two devices at clock speed
n,
the following specifications must be confirmed: 1) frame sync delay & frame sync se
tup
and hold, 2) data delay & data setup and hold, and 3) SCLK width.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| ADSP-21261 | SHARC Embedded Processor |
| ADSP-21261SKBC-150 | SHARC Embedded Processor |
| ADSP-21261SKBCZ150 | SHARC Embedded Processor |
| ADSP-21261SKSTZ150 | SHARC Embedded Processor |
| ADSP-21267 | Preliminary Technical Data |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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| ADSP-21060CWZ-133 | 制造商:Analog Devices 功能描述:DSP FLOATING PT 32BIT 33MHZ 240CQFP - Trays |
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| ADSP-21060CZ-133 | 功能描述:IC DSP CONTROLLER 32BIT 240CQFP RoHS:是 類別:集成電路 (IC) >> 嵌入式 - DSP（數(shù)字式信號處理器） 系列:SHARC® 標(biāo)準(zhǔn)包裝:2 系列:StarCore 類型:SC140 內(nèi)核 接口:DSI，以太網(wǎng)，RS-232 時鐘速率:400MHz 非易失內(nèi)存:外部 芯片上RAM:1.436MB 電壓 - 輸入/輸出:3.30V 電壓 - 核心:1.20V 工作溫度:-40°C ~ 105°C 安裝類型:表面貼裝 封裝/外殼:431-BFBGA，F(xiàn)CBGA 供應(yīng)商設(shè)備封裝:431-FCPBGA（20x20） 包裝:托盤 |
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