參數(shù)資料
型號(hào)： ADSP-21060C
廠商： Analog Devices, Inc.
英文描述： DSP Microcomputer(DSP 微計(jì)算機(jī))
中文描述： 微機(jī)的DSP（數(shù)字信號(hào)處理器微計(jì)算機(jī)）
文件頁(yè)數(shù)： 22/48頁(yè)
文件大?。?/td> 515K
代理商： ADSP-21060C
–22–
ADSP-21060C/ADSP-21060LC
REV. PrA
PRELIMINARY
TECHNICAL
ADSP-21060C
Min
ADSP-21060LC
Min
Parameter
Max
Max
Units
Timing Requirements:
t
SSDAT I
Data Setup before CLK IN
t
HSDAT I
Data Hold after CLK IN
t
DAAK
ACK Delay after Address,
MS
x,
SW
,
BMS
1, 2
t
SACK C
ACK Setup before CLK IN
2
t
HACK
ACK Hold after CLK IN
3 + DT /8
3.5 – DT /8
3 + DT /8
3.5 – DT /8
ns
ns
14 + 7 DT /8 + W
14 + 7 DT /8 + W
ns
ns
ns
6.5 + DT /4
–1 – DT /4
6.5 + DT /4
–1 – DT /4
Switching Characteristics:
t
DADRO
Address,
MS
x,
BMS
,
SW
Delay
after CLK IN
1
t
HADRO
Address,
MS
x,
BMS
,
SW
Hold
after CLK IN
t
DPGC
PAGE Delay after CLK IN
t
DRDO
RD
High Delay after CLK IN
t
DWRO
WR
High Delay after CLK IN
t
DRWL
RD
/
WR
Low Delay after CLK IN
t
SDDAT O
Data Delay after CLK IN
t
DAT T R
Data Disable after CLK IN
3
t
DADCCK
ADRCLK Delay after CLK IN
t
ADRCK
ADRCLK Period
t
ADRCK H
ADRCLK Width High
t
ADRCK L
ADRCLK Width Low
7 – DT /8
7 – DT /8
ns
–1 – DT /8
9 + DT /8
–2 – DT /8
–3 – 3DT /16
8 + DT /4
–1 – DT /8
9 + DT /8
–2 – DT /8
–3 – 3DT /16
8 + DT /4
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
16 + DT /8
4 – DT /8
4 – 3DT /16
12.5 + DT /4
19 + 5DT /16
7 – DT /8
4 – DT /8
4 – 3DT /16
12.5 + DT /4
19 + 5DT /16
7 – DT /8
10 + DT /8
0 – DT /8
4 + DT /8
t
CK
(t
CK
/2 – 2)
(t
CK
/2 – 2)
0 – DT /8
t
CK
(t
CK
/2 – 2)
(t
CK
/2 – 2)
W = (number of Wait states specified in WAIT register)
×
t
CK
.
NOT ES
1
T he falling edge of
MS
x,
SW
,
BMS
is referenced.
2
ACK Delay/Setup: User must meet t
DAAK
or t
DSAK
or synchronous specification t
SACK C
for deassertion of ACK (Low), all three specifications must be met for assertion
of ACK (High).
3
See
System Hold Time Calculation
under T est Conditions for calculation of hold times given capacitive and dc loads.
Synchronous Read/Write—Bus Master
Use these specifications for interfacing to external memory
systems that require CLK IN—relative timing or for accessing a
slave ADSP-2106x (in multiprocessor memory space). T hese
synchronous switching characteristics are also valid during asyn-
chronous memory reads and writes (see Memory Read—Bus
Master and Memory Write—Bus Master).
When accessing a slave ADSP-2106x, these switching character-
istics must meet the slave’s timing requirements for synchronous
read/writes (see Synchronous Read/Write—Bus Slave). T he
slave ADSP-2106x must also meet these (bus master) timing
requirements for data and acknowledge setup and hold times.
相關(guān)PDF資料
PDF描述
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ADSP-21261SKBC-150 SHARC Embedded Processor
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ADSP-21261SKSTZ150 SHARC Embedded Processor
ADSP-21267 Preliminary Technical Data
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參數(shù)描述
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ADSP-21060CWZ-133 制造商:Analog Devices 功能描述:DSP FLOATING PT 32BIT 33MHZ 240CQFP - Trays
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