參數(shù)資料
型號： ADSP-21060C
廠商： Analog Devices, Inc.
英文描述： DSP Microcomputer(DSP 微計算機(jī))
中文描述： 微機(jī)的DSP（數(shù)字信號處理器微計算機(jī)）
文件頁數(shù)： 29/48頁
文件大小： 515K
代理商： ADSP-21060C
ADSP-21060C/ADSP-21060LC
–29–
REV. PrA
t
MIENA,
t
MIENS,
t
MIENHG
TECHNICAL
ADSP-21060C
Min
ADSP-21060LC
Min
Parameter
Max
Max
Units
Timing Requirements:
t
ST SCK
t
HT SCK
SBTS
Setup before CLK IN
SBTS
Hold before CLK IN
12 + DT /2
12 + DT /2
ns
ns
6 + DT /2
6 + DT /2
Switching Characteristics:
t
MIENA
Address/Select Enable after CLK IN
t
MIENS
Strobes Enable after CLK IN
1
t
MIENHG
HBG
Enable after CLK IN
t
MIT RA
Address/Select Disable after CLK IN
t
MIT RS
Strobes Disable after CLK IN
1
t
MIT RHG
HBG
Disable after CLK IN
t
DAT EN
Data Enable after CLK IN
2
t
DAT T R
Data Disable after CLK IN
2
t
ACK EN
ACK Enable after CLK IN
2
t
ACK T R
ACK Disable after CLK IN
2
t
ADCEN
ADRCLK Enable after CLK IN
t
ADCT R
ADRCLK Disable after CLK IN
t
MT RHBG
Memory Interface Disable before
HBG
Low
3
t
MENHBG
Memory Interface Enable after
HBG
High
3
–1.5 – DT /8
–1.5 – DT /8
–1.5 – DT /8
–1.25 – DT /8
–1.5 – DT /8
–1.5 – DT /8
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
0 – DT /4
1.5 – DT /4
2.0 – DT /4
0 – DT /4
1.5 – DT /4
2.0 – DT /4
9 + 5DT /16
0 – DT /8
7.5 + DT /4
–1 – DT /8
–2 – DT /8
9 + 5DT /16
0 – DT /8
7.5 + DT /4
–1 – DT /8
–2 – DT /8
7 – DT /8
7 – DT /8
6 – DT /8
6 – DT /8
8 – DT /4
8 – DT /4
0 + DT /8
0 + DT /8
ns
19 + DT
19 + DT
ns
NOT ES
1
Strobes =
RD
,
WR
,
SW
, PAGE,
DMAG
.
2
In addition to bus master transition cycles, these specs also apply to bus master and bus slave synchronous read/write.
3
Memory Interface = Address,
RD
,
WR
,
MS
x,
SW
,
HBG
, PAGE,
DMAG
x,
BMS
(in EPROM boot mode).
T hree-State T iming—Bus Master, Bus Slave,
HBR
,
SBTS
T hese specifications show how the memory interface is disabled
(stops driving) or enabled (resumes driving) relative to CLK IN
CLKIN
SBTS
ACK
t
MITRA,
t
MITRS,
t
MITRHG
t
STSCK
t
HTSCK
t
DATTR
t
DATEN
t
ACKTR
t
ACKEN
t
ADCTR
t
ADCEN
ADRCLK
DATA
MEMORY
INTERFACE
Figure 19a. Three-State Timing (Bus Transition Cycle,
SBTS
Assertion)
MEMORY
INTERFACE
t
MENHBG
t
MTRHBG
HBG
MEMORY INTERFACE = ADDRESS,
RD
,
WR
,
MS
x,
SW
, PAGE,
DMAG
x.
BMS
(IN EPROM BOOT MODE)
Figure 19b. Three-State Timing (Host Transition Cycle)
and the
SBTS
pin. T his timing is applicable to bus master tran-
sition cycles (BT C) and host transition cycles (HT C) as well as
the
SBTS
pin.
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PDF描述
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