參數(shù)資料
型號(hào)： ADSP-21060C
廠商： Analog Devices, Inc.
英文描述： DSP Microcomputer(DSP 微計(jì)算機(jī))
中文描述： 微機(jī)的DSP（數(shù)字信號(hào)處理器微計(jì)算機(jī)）
文件頁(yè)數(shù)： 24/48頁(yè)
文件大?。?/td> 515K
代理商： ADSP-21060C
–24–
ADSP-21060C/ADSP-21060LC
REV. PrA
DATA
TECHNICAL
ADSP-21060C
Min
ADSP-21060LC
Min
Parameter
Max
Max
Units
Timing Requirements:
t
SADRI
Address,
SW
Setup before CLK IN
t
HADRI
Address,
SW
Hold before CLK IN
t
SRWLI
RD
/
WR
Low Setup before CLK IN
1
t
HRWLI
RD
/
WR
Low Hold after CLK IN
t
RWHPI
RD
/
WR
Pulse High
t
SDAT WH
Data Setup before
WR
High
t
HDAT WH
Data Hold after
WR
High
15 + DT /2
15 + DT /2
ns
ns
ns
ns
ns
ns
ns
5 + DT /2
5 + DT /2
9.5 + 5DT /16
–4 – 5DT /16
3
5
1
9.5 + 5DT /16
–4 – 5DT /16
3
5
1
8 + 7DT /16
8 + 7DT /16
Switching Characteristics:
t
SDDAT O
Data Delay after CLK IN
t
DAT T R
Data Disable after CLK IN
2
t
DACK AD
ACK Delay after Address,
SW
3
t
ACK T R
ACK Disable after CLK IN
3
19 + 5DT /16
7 – DT /8
9
6 – DT /8
19 + 5DT /16
7 – DT /8
9
6 – DT /8
ns
ns
ns
ns
0 – DT /8
0 – DT /8
–1 – DT /8
–1 – DT /8
NOT ES
1
t
(min) = 9.5 + 5DT /16 when Multiprocessor Memory Space Wait State (MMSWS bit in WAIT register) is disabled; when MMSWS is enabled, t
SRWLI
(min)
= 4 + DT /8.
2
See
System Hold Time Calculation
under T est Conditions for calculation of hold times given capacitive and dc loads.
3
t
is true only if the address and
SW
inputs have setup times (before CLK IN) greater than 10 + DT /8 and less than 19 + 3DT /4. If the address and
SW
inputs have
setup times greater than 19 + 3DT /4, then ACK is valid 14 + DT /4 (max) after CLK IN. A slave that sees an address with an M field match will respond with ACK
regardless of the state of MMSWS or strobes. A slave will three-state ACK every cycle with t
ACK T R
.
CLKIN
ADDRESS
SW
ACK
RD
DATA
(OUT)
WR
WRITE ACCESS
t
SADRI
t
HADRI
t
DACKAD
t
ACKTR
t
RWHPI
t
HRWLI
t
SRWLI
t
SDDATO
t
DATTR
t
SRWLI
t
HRWLI
t
RWHPI
t
HDATWH
t
SDATWH
DATA
(IN)
READ ACCESS
Figure 16. Synchronous Read/Write—Bus Slave
Synchronous Read/Write—Bus Slave
Use these specifications for ADSP-2106x bus master accesses of
a slave’s IOP registers or internal memory (in multiprocessor
memory space). T he bus master must meet these (bus slave)
timing requirements.
相關(guān)PDF資料
PDF描述
ADSP-21261 SHARC Embedded Processor
ADSP-21261SKBC-150 SHARC Embedded Processor
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ADSP-21261SKSTZ150 SHARC Embedded Processor
ADSP-21267 Preliminary Technical Data
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參數(shù)描述
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ADSP-21060CWZ-133 制造商:Analog Devices 功能描述:DSP FLOATING PT 32BIT 33MHZ 240CQFP - Trays
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