參數(shù)資料
型號(hào)： ADSP-21060C
廠商： Analog Devices, Inc.
英文描述： DSP Microcomputer(DSP 微計(jì)算機(jī))
中文描述： 微機(jī)的DSP（數(shù)字信號(hào)處理器微計(jì)算機(jī)）
文件頁(yè)數(shù)： 33/48頁(yè)
文件大小： 515K
代理商： ADSP-21060C
ADSP-21060C/ADSP-21060LC
–33–
REV. PrA
LCLK Low Delay after LACK High
(t
CK
TECHNICAL
(t
CK
/4) – 1
(t
CK
/4) – 1
Link Ports: 2
3
CLK Speed Operation
Calculation of link receiver data setup and hold relative to link clock is required to determine the maximum allowable skew that can
be introduced in the transmission path between LDAT A and LCLK . Setup skew is the maximum delay that can be introduced in
LDAT A relative to LCLK , (setup skew = t
LCLK T WH
min – t
DLDCH
– t
SLDCL
). Hold skew is the maximum delay that can be intro-
duced in LCLK relative to LDAT A, (hold skew = t
LCLK T WL
min – t
HLDCH
– t
HLDCL
). Calculations made directly from 2
×
speed
specifications will result in unrealistically small skew times because they include multiple tester guardbands. T he setup and hold skew
times shown below are calculated to include only one tester guardband.
ADSP-21060C Setup Skew
=
1.93 ns max
ADSP-21060C Hold Skew
=
2.95 ns max
ADSP-21060LC Setup Skew
=
1.87 ns max
ADSP-21060LC Hold Skew
=
1.69 ns max
ADSP-21060C
Parameter
Min
ADSP-21060LC
Min
Max
Max
Units
Receive
Timing Requirements:
t
SLDCL
t
HLDCL
t
LCLK IW
t
LCLK RWL
t
LCLK RWH
Data Setup before LCLK Low
Data Hold after LCLK Low
LCLK Period (2
×
Operation)
LCLK Width Low
LCLK Width High
2.5
2.25
t
CK
/2
4.5
4.25
2.25
2.25
t
CK
/2
5.0
4.0
ns
ns
ns
ns
ns
Switching Characteristics:
t
DLAHC
t
DLALC
LACK High Delay after CLK IN High
LACK Low Delay after LCLK High
1
18 + DT /2
6
28.5 + DT /2
16
18 + DT /2
6
29.5 + DT /2
18
ns
ns
T ransmit
Timing Requirements:
t
SLACH
t
HLACH
LACK Setup before LCLK High
LACK Hold after LCLK High
19
–6.75
19
–6.5
ns
ns
Switching Characteristics:
t
DLCLK
t
DLDCH
t
HLDCH
t
LCLK T WL
t
LCLK T WH
t
DLACLK
LCLK Delay after CLK IN
Data Delay after LCLK High
Data Hold after LCLK High
LCLK Width Low
LCLK Width High
8
2.5
8
2.25
ns
ns
ns
ns
ns
ns
–2.0
–2.0
(t
CK
/4) – 0.75 (t
CK
/4) + 1.5
(t
CK
/4) – 1.5 (t
CK
/4) + 1
(t
CK
/4) + 9
(t
CK
/4) + 1
(t
CK
/4) + 1
(3
*
t
CK
/4) + 16.5
(3
*
t
CK
/4) + 16.5
NOT E
1
LACK will go low with t
DLALC
relative to rising edge of LCLK after first nibble is received. LACK will not go low if the receiver’s link buffer is not about to fill.
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PDF描述
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