參數(shù)資料
型號(hào)： ADAU1966WBSTZRL
廠商： Analog Devices Inc
文件頁(yè)數(shù)： 19/52頁(yè)
文件大小： 0K
描述： IC DAC 24BIT DIFF 80LQFP
標(biāo)準(zhǔn)包裝： 1,000
位數(shù)： 24
數(shù)據(jù)接口： I²C，串行，SPI?
轉(zhuǎn)換器數(shù)目： 16
電壓電源： 模擬和數(shù)字
功率耗散（最大）： 511mW
工作溫度： -40°C ~ 105°C
安裝類(lèi)型： 表面貼裝
封裝/外殼： 80-LQFP
供應(yīng)商設(shè)備封裝： 80-LQFP（14x14）
包裝： 帶卷 (TR)
輸出數(shù)目和類(lèi)型： 16 電壓，單極
采樣率（每秒）： *
ADAU1966
Data Sheet
Rev. D | Page 26 of 52
PLL AND CLOCK CONTROL 1 REGISTER
Address: 0x01, Reset: 0x2A, Name: PLL_CLK_CTRL1
0
B7
0
B6
1
B5
0
B4
1
B3
0
B2
1
B1
0
B0
[0] CLK_SEL
DAC Clock Select
0: MCLK from PLL
1: MCLK from MCLKI or XTALI
[1] VREF_EN
Internal Voltage Reference Enable
0: Disabled
1: Enabled
[2] PLL_LOCK
PLL Lock Indicator
0: PLL Not Locked
1: PLL Locked
[3] PLL_MUTE
PLL Automute Enable/Lock
0: No DAC Automute
1: DAC Automute on PLL Unlock
[7:6] LOPWR_MODE
Global Power/Performance Adjust
00: I2C Register Settings
01: Reserved
10: Lower Power
11: Lowest Power
[5:4] MCLKO_SEL
MCLK Output Frequency
00: MCLKO = 4 MHz to 6 MHz scaled by fs
01: MCLKO = 8 MHz to 12 MHz scaled by fs
10: MCLKO = Buffered MCLKI
11: MCLKO Pin Disabled
Table 25. Bit Descriptions for PLL_CLK_CTRL1
Bits
Bit Name
Settings
Description
Reset
Access
[7:6]
LOPWR_MODE
Global Power/Performance Adjust. These bits adjust the power
consumption and performance level for all 16 DAC channels at once. See
0x0
RW
00
I2C Register Settings
01
Reserved
10
Low Power
11
Lowest Power
[5:4]
MCLKO_SEL
MCLK Output Frequency. Frequency selection for MCLKO pin. See the
Clock Signals section for more details.
0x2
RW
00
MCLKO = 4 MHz to 6 MHz scaled by fS
01
MCLKO = 8 MHz to 12 MHz scaled by fS
10
MCLKO = Buffered MCLKI
11
MCLKO Pin Disabled
3
PLL_MUTE
PLL Automute Enable/Lock. This bit enables the PLL lock automute
function.
0x1
RW
0
No DAC Automute
1
DAC Automute on PLL Unlock
2
PLL_LOCK
PLL Lock Indicator.
0x0
R
0
PLL Not Locked
1
PLL Locked
1
VREF_EN
Internal Voltage Reference Enable. The internal voltage reference powers
the common mode for the ADAU1966. Disabling this bit allows the user to
drive the CM pin with an outside voltage source.
0x1
RW
0
Disabled
1
Enabled
0
CLK_SEL
DAC Clock Select. Selects between PLL or Direct MCLK mode.
0x0
RW
0
MCLK from PLL
1
MCLK from MCLKI or XTALI
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PDF描述
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