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參數(shù)資料
| 型號： | 28229-14 |
| 廠商： | MINDSPEED TECHNOLOGIES INC |
| 元件分類： | 數(shù)字傳輸電路 |
| 英文描述： | ATM/SONET/SDH SUPPORT CIRCUIT, PBGA256 |
| 封裝： | BGA-256 |
| 文件頁數(shù)： | 194/269頁 |
| 文件大?。?/td> | 3376K |
| 代理商： | 28229-14 |
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2-2
Mindspeed Technologies
28229-DSH-001-B
CX2822x Hardware Description
CX28224/5/9 Data Sheet
Figure 2-1. CX28229 Logic Diagram (UTOPIA-to-UTOPIA)
ATM Transmit Address Bus
ATM Transmit Start Of Cell
ATM Transmit Parity
Microprocessor Clock
Chip Select
Address Strobe, Write Control
Write/Read, Read Control
ATM Transmit Clock
Address Bus
ATM Transmit Enable
Sync/Async Mode Select
Microprocessor
I/O
MicroData[7:0]
Interface
I
MicroClk
MAS*, MWr*
MW/R, MRd*
MicroAddr[10:0]
I
MSyncMode
Microprocessor Data Bus
Test Reset
Test Clock
Test Data Output
TDO
atmUTxAddr[4:0]
TRST*
TCK
O
One Second
I/O
ATM Receive Cell Available
ATM Receive Start of Cell
ATM Receive Parity
OneSecIO
atmURxClAv
atmURxSOC
atmURxPrty
atmUTxSOC
atmUTxPrty
ATM UTOPIA Transmit
atmURxData[15:0]
O ATM Receive Data Bus
atmUTxClk
atmUTxEnb*
atmUTxClAv
O
JTAG
Test Mode Select
TMS
Test Data Input
TDI
ATM UTOPIA Receive
ATM Transmit Data Bus
atmUTxData[15:0]
I
ATM Receive Clock
atmURxClk
ATM Receive Enable
atmURxEnb*
ATM Receive Address Bus
atmURxAddr[4:0]
I
O
ATM Transmit Cell Available
MicroInt*
O
Interface
8kHzIn
Reset
Reset*
I
One Second Input/Output
Reset
8kHzIn Clock
MCS*
Interface
500027_003a
PHY Transmit Address Bus
PHY Transmit Start Of Cell
PHY Transmit Clock
PHY Transmit Enable
phyUTxAddr[4:0]
PHY Receive Cell Available
PHY Receive Start of Cell
phyURxClAv[1:0]
phyURxSOC
phyUTxSOC
PHY UTOPIA Transmit
phyURxData[7:0]
I PHY Receive Data Bus
phyUTxClk
phyUTxEnb[1:0]*
phyUTxClAv[1:0]
I
PHY UTOPIA Receive
PHY Transmit Data Bus
phyUTxData[7:0]
O
PHY Receive Clock
phyURxClk
PHY Receive Enable
phyURxEnb[1:0]*
PHY Receive Address Bus
phyURxAddr[4:0]
O
I
PHY Transmit Cell Available
Interface
Memory Address Bus
Chip Enable
Output Enable
MemAddr[19:0]
MemCtrl_CE*
MemCtrl_OE*
MemCtrl_WE*
O Write Enable
External Memory
Memory Data Bus
MemData[15:0]
I/O
O
Interface
Test Enable
TestEnable
Test Mode
TestMode
I
MRdy
Summary Interrupt
StatOut[1:0]
O Status Output
Ready
O
IMA System Clock
IMA_SysClk
IMA Reference Clock
IMA_RefClk
I
TxTRL[1:0]
O Transmit Reference Clock
SRAM Clock
MemCtrl_CLK
MemCtrl_ADSC
O Address Enable
O
IMA Clocks
External Memory Select I
ExtMemSel
Phy Interface Select I
PhyIntFcSel (1)
(1) Tied Low
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| 28230-13 | ATM SEGMENTATION AND REASSEMBLY DEVICE, PQFP208 |
| 28L0138-40R | 1 FUNCTIONS, FERRITE BEAD |
| 28L0138-70R | 1 FUNCTIONS, FERRITE BEAD |
| 28Z551 | TELECOM FILTER |
| 28Z550 | TELECOM FILTER |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| 28-22916 | 制造商:CEBEK 功能描述:PRE ASSEMBLED MODULE BOARD PRECISION TIMER 15S-60MIN |
| 28-22918 | 制造商:CEBEK 功能描述:PRE ASSEMBLED MODULE BOARD PRECISION TIMER 0.1-10 SEC |
| 28-22920 | 制造商:CEBEK 功能描述:PRE ASSEMBLED MODULE BOARD PRECISION TIMER 1-99 SEC |
| 28-22922 | 制造商:CEBEK 功能描述:PRE ASSEMBLED MODULE BOARD SEQUENTIAL TIMER 1SEC-3MIN |
| 28-22926 | 制造商:CEBEK 功能描述:PRE ASSEMBLED MODULE BOARD ON DELAY TIMER 1-60 SECOND |
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