參數(shù)資料
型號： 21440
廠商： Intel Corp.
英文描述： Multiport 10/100Mb/s Ethernet Controller(多端口10/100Mb/s 以太網(wǎng)控制器)
中文描述： 多端口10/100Mb/s以太網(wǎng)控制器（多端口支持10/100Mbps以太網(wǎng)控制器）
文件頁數(shù)： 82/92頁
文件大?。?/td> 1352K
代理商： 21440
Electrical and Environmental Specifications
8-6
21440 Multiport 10/100Mb/s Ethernet Controller
8.7.2.2
Write Timing
Figure 8-4
shows the CPU port write timing diagram.
8.7.2.3
Timing Parameters
Table 8-12
lists the CPU bus clock timing parameters.
Figure 8-4. CPU Port Write Timing Diagram
Table 8-12. Timing Parameters
Symbol
Parameter
Minimum
Maximum
Tcas
Tcah
Tcrr
Tcrh
Tcdrs
Tcdrh
Tcdrd
Tci
Tcwl
Tcwh
Tcdws
Tcdwh
Tcdwd
Tcyd
Trtw
Twtr
cadd[9:0], cps[2:0], cs_l setup time
cadd[9:0], cps[2:0], cs_l hold time
crdy_l assertion to crd_l deassertion
crd_l high width
cdat[7:0] to crdy_l setup time
crd_l to cdat[7:0] hold time
Read cdat[7:0] driving delay
crd_l to cint_l clear delay
cwr_l low width
crdy_l to cwr_l hold time
cdat[7:0] to cwr_l setup time
crdy_l to cdat[7:0] hold time
Write cdat[7:0] latching delay
crdy_l width in write cycle
Read crdy_l deassertion to cwr_l assertion
Write crdy_l deassertion to crd_l assertion
10 ns
10 ns
10 ns
3
×
TC
1
10 ns
TC
3
×
TC
—
3
×
TC
2
×
TC
10 ns
10 ns
2
×
TC
4
×
TC
4
×
TC
4
×
TC
—
—
—
—
—
4
×
TC
15
×
TC
5
×
TC
—
—
—
—
4
×
TC
4
×
TC
—
—
1.
TC is the FIFO bus clock cycle time.
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