參數(shù)資料
型號： XRT94L33IB
廠商： Exar Corporation
文件頁數(shù)： 274/465頁
文件大?。?/td> 0K
描述： IC MAPPER DS3/E3/STS-1 504TBGA
標準包裝： 24
應用： 網(wǎng)絡切換
接口： 總線
電源電壓： 3.14 V ~ 3.47 V
封裝/外殼： 504-LBGA
供應商設(shè)備封裝： 504-TBGA（35x35）
包裝： 托盤
安裝類型： 表面貼裝
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xr
XRT94L33
3-CHANNEL DS3/E3/STS-1 TO STS-3/STM-1 MAPPER IC DATA SHEET
Rev.1.2.0.
345
Defect
Declared
Unstable
Defect
Declared
Unstable
Defect
Declared
R/O
0
1
0
10. It will generate the “Change of LOF Defect Condition” Interrupt. The Receive STS-3 TOH Processor
block will indicate that it is declaring the “Change of LOF Defect Condition” interrupt by doing the
following.
a.
Toggling the “INT*” output pin “l(fā)ow”.
b.
Setting Bit 2 (Change of LOF Defect Condition Interrupt Status) within the Receive STS-3
Transport Interrupt Status Register – Byte 0 to “1” as depicted below.
Receive STS-3 Transport Interrupt Status Register – Byte 0 (Address = 0x110B)
BIT 7
BIT 6
BIT 5
BIT 4
BIT 3
BIT 2
BIT 1
BIT 0
Change of
SF Defect
Condition
Interrupt
Status
Change of
SD Defect
Condition
Interrupt
Status
Detection of
REI-L Error
Interrupt
Status
Detection of
B2 Byte
Error
Interrupt
Status
Detection of
B1 Byte
Error
Interrupt
Status
Change of
LOF Defect
Condition
Interrupt
Status
Change of
SEF Defect
Condition
Interrupt
Status
Change of
LOS Defect
Condition
Interrupt
Status
RUR
0
1
0
2.3.1.3.6.2
How the Receive STS-3 TOH Processor Block clears the LOF Defect Condition
Once the Receive STS-3 TOH Processor block has declared the LOF defect condition, then it will clear the
LOF only after both of the following conditions have been met.
11. That the Receive STS-3 TOH Processor block has cleared the SEF defect.
12. If it detects a “user-specified” number of consecutive STS-3 frames with un-erred framing alignment
(e.g., A1 and A2) bytes.
The user can specify the “LOF Clearance Criteria” by writing the appropriate value (in terms of numbers of
consecutive STS-3 frames with un-erred A1 and A2 bytes) into Bits 3 through 0 (In-Sync Threshold) within the
“Receive STS-3 Transport – In Sync Threshold” Register, as depicted below.
Receive STS-3 Transport – In-Sync Threshold Value (Address =0x112B)
BIT 7
BIT 6
BIT 5
BIT 4
BIT 3
BIT 2
BIT 1
BIT 0
Unused
FRPATOUT[1:0]
FRPATIN[1:0]
Unused
R/O
R/W
R/O
0
Once the Receive STS-3 TOH Processor block has cleared the SEF defect, then it will proceed to check for
the occurrence of “In-Sync Threshold[3:0]” number of incoming STS-3 frames that contain un-erred A1 and
A2 bytes. Once all of this has occurred then the Receive STS-3 TOH Processor block will clear the LOF
defect condition.
Once the Receive STS-3 TOH Processor block clears the LOF condition, then it will alert the Microprocessor
of this fact by doing the following.
13. It will indicate that it is clearing the LOF defect condition by setting Bit 2 (LOF Defect Declared) within
the Receive STS-3 Transport Status Register – Byte 0” to “0” as depicted below.
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PDF描述
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