參數(shù)資料
型號： XRT94L33IB
廠商： Exar Corporation
文件頁數(shù)： 272/465頁
文件大?。?/td> 0K
描述： IC MAPPER DS3/E3/STS-1 504TBGA
標準包裝： 24
應(yīng)用： 網(wǎng)絡(luò)切換
接口： 總線
電源電壓： 3.14 V ~ 3.47 V
封裝/外殼： 504-LBGA
供應(yīng)商設(shè)備封裝： 504-TBGA（35x35）
包裝： 托盤
安裝類型： 表面貼裝
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xr
XRT94L33
3-CHANNEL DS3/E3/STS-1 TO STS-3/STM-1 MAPPER IC DATA SHEET
Rev.1.2.0.
343
If the Receive STS-3 TOH Processor block receives two consecutive SONET frames that do have contain
any Framing Alignment byte errors, then it will clear the SEF Defect and will transition back into the “In-
Frame” state.
On the other hand, if the Receive STS-3 TOH Processor continues to detect incoming SONET frames (with
Framing Alignment errors) then it will continue to declare the “SEF” defect.
If the Receive STS-3 TOH
Processor block continues to declare the “SEF Defect” for at least 3ms, then it will declare the “LOF Defect”.
At this time, the Receive STS-3 TOH Processor block will transition back into the “SEF = 1, LOF = 1” state.
The “SEF” and “LOF” declaration and clearance criteria are summarized, in some detail below.
2.3.1.3.5
THE SEF (SEVERELY ERRED FRAME) DEFECT DECLARATION AND CLEARANCE
CRITERIA
The Receive STS-3 TOH Processor block is capable of declaring and clearing the SEF (Severely Erred
Frame) defect condition; as described below.
2.3.1.3.5.1
How the Receive STS-3 TOH Processor Block Declares the SEF Defect
The Receive STS-3 TOH Processor block will declare the SEF defect condition anytime it detects Framing
Byte (A1 and A2) errors in four consecutive frames.
Whenever the Receive STS-3 TOH Processor block declares the SEF defect condition, then it will do the
following.
1.
It will indicate that it is declaring the SEF defect condition by setting Bit 1 (SEF Defect Declared),
within the Receive STS-3 Transport Status Register – Byte 0” to “1”, as depicted below.
Receive STS-3 Transport Status Register – Byte 0 (Address = 0x1107)
BIT 7
BIT 6
BIT 5
BIT 4
BIT 3
BIT 2
BIT 1
BIT 0
RDI-L
Defect
Declared
S1 Byte
Unstable
Defect
Declared
K1, K2 Byte
Unstable
Defect
Declared
SF Defect
Declared
SD Defect
Declared
LOF Defect
Declared
SEF Defect
Declared
LOS Defect
Declared
R/O
0
1
0
2.
It will generate the “Change of SEF Defect Condition Interrupt”. The Receive STS-3 TOH Processor
block will indicate that it is declaring the “Change of SEF Defect Condition” Interrupt by doing the
following.
a.
Toggling the “INT*” output pin “LOW”.
b.
b. Setting Bit 1 (Change of SEF Defect Condition Interrupt Status), within the Receive STS-3
Transport Interrupt Status Register – Byte 0” to “1”, as illustrated below.
Receive STS-3 Transport Interrupt Status Register – Byte 0 (Address = 0x110B)
BIT 7
BIT 6
BIT 5
BIT 4
BIT 3
BIT 2
BIT 1
BIT 0
Change of
SF Defect
Condition
Interrupt
Status
Change of
SD Defect
Condition
Interrupt
Status
Detection of
REI-L Error
Interrupt
Status
Detection of
B2 Byte
Error
Interrupt
Status
Detection of
B1 Byte
Error
Interrupt
Status
Change of
LOF Defect
Condition
Interrupt
Status
Change of
SEF Defect
Condition
Interrupt
Status
Change of
LOS Defect
Condition
Interrupt
Status
RUR
0
1
0
2.3.1.3.5.2
How the Receive STS-3 TOH Processor Block clears the SEF Defect Condition
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PDF描述
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參數(shù)描述
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