參數(shù)資料
型號(hào)： XC6SLX100T-3FG484I
廠商： Xilinx Inc
文件頁(yè)數(shù)： 50/89頁(yè)
文件大小： 0K
描述： IC FPGA SPARTAN 6 484FGGBGA
標(biāo)準(zhǔn)包裝： 60
系列： Spartan® 6 LXT
LAB/CLB數(shù)： 7911
邏輯元件/單元數(shù)： 101261
RAM 位總計(jì)： 4939776
輸入/輸出數(shù)： 296
電源電壓： 1.14 V ~ 1.26 V
安裝類型： 表面貼裝
工作溫度： -40°C ~ 100°C
封裝/外殼： 484-BBGA
供應(yīng)商設(shè)備封裝： 484-FBGA
Spartan-6 FPGA Data Sheet: DC and Switching Characteristics
DS162 (v3.0) October 17, 2011
Product Specification
54
Configuration Switching Characteristics
Table 47: Configuration Switching Characteristics(1)
Symbol
Description
Speed Grade
Units
-3
-3N
-2
-1L
Power-up Timing Characteristics
TPL(2)
PROGRAM_B Latency
4
5
ms, Max
TPOR(2)
Power-on reset (50 ms ramp time)(3)
5/30
5/34
5/40
ms, Min/Max
Power-on reset (10 ms ramp time)
5/25
5/29
5/35
5/40
ms, Min/Max
TPROGRAM
PROGRAM_B Pulse Width
500
ns, Min
Slave Serial Mode Programming Switching
TDCCK/TCCKD
DIN Setup/Hold, slave mode
6.0/1.0
8.0/2.0
ns, Min
TCCO
CCLK to DOUT
12
17
ns, Max
FSCCK
Slave mode external CCLK
80
50
MHz, Max
Slave SelectMAP Mode Programming Switching
TSMDCCK/TSMCCKD
SelectMAP Data Setup/Hold
6.0/1.0
8.0/2.0
ns, Min
TSMCSCCK/TSMCCKCS
CSI_B Setup/Hold
7.0/0.0
9.0/2.0
ns, Min
TSMWCCK/TSMCCKW
RDWR_B Setup/Hold
17.0/1.0 17.0/1.0 17.0/1.0 27.0/2.0
ns, Min
TSMCKCSO
CSO_B clock to out
16
26
ns, Max
TSMCO
CCLK to DATA out in readback
13
25
ns, Max
TSMCKBY
CCLK to BUSY out in readback
12
17
ns, Max
FSMCCK
Maximum CCLK frequency (LX4, LX9, LX16, LX25,
LX25T, LX45, LX45T, LX75, and LX75T only)
50
25
MHz, Max
Maximum CCLK frequency (LX100 and LX100T in x8
mode, LX150, and LX150T only)
40
20
MHz, Max
Maximum CCLK frequency (LX100 and LX100T in x16
mode only)
35
20
MHz, Max
FRBCCK
Maximum Readback CCLK frequency, including block
RAM (LX4, LX9, LX16, LX25, LX25T, LX45, LX45T,
LX75, and LX75T only)
20
4
MHz, Max
Maximum Readback CCLK frequency, ignoring block
RAM (POST_CRC) (LX4, LX9, LX16, LX25, LX25T,
LX45, LX45T, LX75, and LX75T only)
50
30
MHz, Max
Maximum Readback CCLK frequency, including block
RAM (LX100, LX100T, LX150, and LX150T only)
12
4
MHz, Max
Maximum Readback CCLK frequency, ignoring block
RAM (POST_CRC) (LX100, LX100T, LX150, and
LX150T only)
35
20
MHz, Max
Boundary-Scan Port Timing Specifications
TTAPTCK
TMS and TDI Setup time before TCK
10
17
ns, Min
TTCKTAP
TMS and TDI Hold time after TCK
5.5
ns, Min
TTCKTDO
TCK falling edge to TDO output valid
6.5
8
ns, Max
TTCKH
TCK clock minimum High time
12
21
ns, Min
TTCKL
TCK clock minimum Low time
12
21
ns, Min
FTCK
Maximum configuration TCK clock frequency
33
18
MHz, Max
FTCKB
Maximum boundary-scan TCK clock frequency
33
18
MHz, Max
FTCKAES
Maximum AES key TCK clock frequency
2
MHz, Max
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PDF描述
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