參數(shù)資料
型號： XC6SLX100T-3FG484I
廠商： Xilinx Inc
文件頁數(shù)： 43/89頁
文件大?。?/td> 0K
描述： IC FPGA SPARTAN 6 484FGGBGA
標(biāo)準(zhǔn)包裝： 60
系列： Spartan® 6 LXT
LAB/CLB數(shù)： 7911
邏輯元件/單元數(shù)： 101261
RAM 位總計： 4939776
輸入/輸出數(shù)： 296
電源電壓： 1.14 V ~ 1.26 V
安裝類型： 表面貼裝
工作溫度： -40°C ~ 100°C
封裝/外殼： 484-BBGA
供應(yīng)商設(shè)備封裝： 484-FBGA
Spartan-6 FPGA Data Sheet: DC and Switching Characteristics
DS162 (v3.0) October 17, 2011
Product Specification
48
CLB Switching Characteristics (SLICEM Only)
Table 40: CLB Switching Characteristics (SLICEM Only)
Symbol
Description
Speed Grade
Units
-3
-3N
-2
-1L
Combinatorial Delays
TILO
An – Dn LUT inputs to A to D outputs
0.21
0.26
0.46
ns, Max
An – Dn LUT inputs through F7AMUX/F7BMUX to
AMUX/CMUX output
0.37
0.43
0.77
ns, Max
TOPAB
An – Dn LUT inputs through F7AMUX or F7BMUX and F8MUX
to BMUX output
0.37
0.46
0.84
ns, Max
TITO
An – Dn LUT inputs through latch to AQ – DQ outputs
0.82
0.95
1.64
ns, Max
TTITO_LOGIC
An – Dn LUT inputs to AQ – DQ outputs (latch as logic)
0.82
0.95
1.64
ns, Max
TOPCYA
An LUT inputs to COUT output
0.38
0.48
0.69
ns, Max
TOPCYB
Bn LUT inputs to COUT output
0.38
0.49
0.71
ns, Max
TOPCYC
Cn LUT inputs to COUT output
0.28
0.33
0.55
ns, Max
TOPCYD
Dn LUT inputs to COUT output
0.28
0.35
0.52
ns, Max
TAXCY
AX input to COUT output
0.21
0.26
0.36
ns, Max
TBXCY
BX input to COUT output
0.13
0.16
0.18
ns, Max
TCXCY
CX input to COUT output
0.10
0.12
0.09
ns, Max
TDXCY
DX input to COUT output
0.09
0.11
0.09
ns, Max
TBYP
CIN input to COUT output
0.08
0.10
0.06
ns, Max
TCINA
CIN input to AMUX output
0.21
0.22
0.47
ns, Max
TCINB
CIN input to BMUX output
0.30
0.31
0.57
ns, Max
TCINC
CIN input to CMUX output
0.29
0.31
0.58
ns, Max
TCIND
CIN input to DMUX output
0.31
0.32
0.68
ns, Max
Sequential Delays
TCKO
Clock to AQ – DQ outputs
0.45
0.53
0.74
ns, Max
Setup and Hold Times of CLB Flip-Flops Before/After Clock CLK
TDICK/TCKDI
AX – DX input to CLK on A – D flip-flops
0.42/
0.28
0.47/
0.39
0.47/
0.39
0.90/
0.56
ns, Min
TCECK/TCKCE
CE input to CLK on A – D flip-flops
0.31/
–0.07
0.37/
–0.07
0.37/
–0.07
0.59/
–0.27
ns, Min
TSRCK/TCKSR
SR input to CLK on A – D flip-flops for XC devices
0.41/
0.02
0.42/
0.02
0.42/
0.02
0.68/
–0.29
ns, Min
SR input to CLK on A – D flip-flops for XA and XQ devices
0.41/
0.02
N/A
0.44/
0.02
0.68/
–0.29
ns, Min
TCINCK/TCKCIN
CIN input to CLK on A – D flip-flops
0.31/
–0.17
0.31/
–0.13
0.31/
–0.13
0.81/
–0.42
ns, Min
Set/Reset
TRPW
SR input minimum pulse width
0.41
0.48
1.37
ns, Min
TRQ
Delay from SR input to AQ – DQ flip-flops
0.60
0.70
0.88
ns, Max
TCEO
Delay from CE input to AQ – DQ flip-flops
0.60
0.65
0.90
ns, Max
FTOG
Toggle frequency (for export control)
862
806
667
500
MHz
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PDF描述
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