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參數(shù)資料
| 型號： | XA3SD3400A-4FGG676I |
| 廠商： | Xilinx Inc |
| 文件頁數(shù)： | 51/58頁 |
| 文件大?。?/td> | 0K |
| 描述： | SPARTAN-3ADSP FPGA 3400K 676FBGA |
| 產品培訓模塊： | Extended Spartan 3A FPGA Family |
| 標準包裝： | 40 |
| 系列： | Spartan®-3A DSP XA |
| LAB/CLB數(shù)： | 5968 |
| 邏輯元件/單元數(shù)： | 53712 |
| RAM 位總計： | 2322432 |
| 輸入/輸出數(shù)： | 469 |
| 門數(shù)： | 3400000 |
| 電源電壓： | 1.14 V ~ 1.26 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | -40°C ~ 100°C |
| 封裝/外殼： | 676-BGA |
| 供應商設備封裝： | 676-FBGA（27x27） |
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XA Spartan-3A DSP Automotive FPGA Family Data Sheet
DS705 (v2.0) April 18, 2011
Product Specification
55
Byte Peripheral Interface Configuration Timing
X-Ref Target - Figure 15
Figure 15: Waveforms for Byte-wide Peripheral Interface Configuration
Table 55: Timing for Byte-wide Peripheral Interface Configuration Mode
Symbol
Description
Minimum
Maximum
Units
TCCLK1
Initial CCLK clock period
See Table 47
TCCLKn
CCLK clock period after FPGA loads ConfigRate setting
See Table 47
TMINIT
Setup time on M[2:0] mode pins before the rising edge of INIT_B
50
–ns
TINITM
Hold time on M[2:0] mode pins after the rising edge of INIT_B
0
–ns
TINITADDR
Minimum period of initial A[25:0] address cycle; LDC[2:0] and HDC are asserted
and valid
55
TCCLK1
cycles
TCCO
Address A[25:0] outputs valid after CCLK falling edge
See Table 51
TDCC
Setup time on D[7:0] data inputs before CCLK rising edge
TCCD
Hold time on D[7:0] data inputs after CCLK rising edge
0
–ns
(Input)
PUDC_B must be stable before INIT_B goes High and constant throughout the configuration process.
Data
Address
Data
Address
Byte 0
000_0000
INIT_B
<0:1:0>
M[2:0]
T
MINIT
T
INITM
LDC[2:0]
HDC
CSO_B
Byte 1
000_0001
CCLK
A[25:0]
D[7:0]
T
DCC
T
CCD
T
AVQV
T
CCLK1
(Input)
T
INITADDR
T
CCLKn
T
CCLK1
T
CCO
PUDC_B
New ConfigRate active
Pin initially pulled High by internal pull-up resistor if PUDC_B input is Low.
Pin initially high-impedance (Hi-Z) if PUDC_B input is High.
Mode input pins M[2:0] are sampled when INIT_B goes High. After this point,
input values do not matter until DONE goes High, at which point the mode pins
become user-I/O pins.
(Input)
PROG_B
(Input)
DS705_15_041311
(Open-Drain)
Shaded values indicate specifications on attached parallel NOR Flash PROM.
相關PDF資料 |
PDF描述 |
|---|---|
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相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| X-A4A-300L | 制造商:Leach International Corporation 功能描述:MID RANGE - Bulk |
| X-A4C-300M | 制造商:Leach International Corporation 功能描述:MID RANGE - Bulk |
| X-A4M-300L | 制造商:Leach International Corporation 功能描述:MID RANGE - Bulk |
| X-A4M-300M | 制造商:Leach International Corporation 功能描述:MID RANGE - Bulk |
| X-A4N | 制造商:Leach International Corporation 功能描述:MID RANGE - Bulk |
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