參數(shù)資料
型號(hào)： X930A
廠商： Intel Corp.
英文描述： UNIVERSAL SERIAL BUS MICROCONTROLLER
中文描述： 通用串行總線的微控制器
文件頁(yè)數(shù)： 20/38頁(yè)
文件大小： 283K
代理商： X930A
16
ADVANCE INFORMATION
8x930Ax UNIVERSAL SERIAL BUS (USB) MICROCONTROLLER
5.4
AC Characteristics
Test Conditions: Capacitive load on all pins = 50 pF, Rise and Fall times = 10 ns, F
OSC
= 6 MHz or 12 MHz
5.4.1
SYSTEM BUS AC CHARACTERISTICS
Table 11. AC Characteristics at Operating Conditions
Symbol
Parameter
CPU Frequency
@ 12 MHz
(M, N = 0)
CPU Frequency (F
CLK
) Variable
Units
Min
Max
T
CLK
1/(CPU Frequency)
83.33
(Typical)
ns
(1, 2)
ns
(3)
T
LHLL
T
AVLL
ALE Pulse Width
34.66
(0.5+M)T
CLK
– 7
(0.5+M)T
CLK
–
17
Address Valid to ALE Low
26.66
ns (3)
T
LLAX
T
RLRH
(5)
T
WLWH
T
LLRL
(5)
T
LHAX
T
RLDV
(5)
Address Hold after ALE Low
4
4
ns (4)
RD# or PSEN# Pulse Width
73.33
(1+N)T
CLK
– 10
(1+N)T
CLK
– 12
8
ns (6)
WR# Pulse Width
71.33
ns (6)
ALE Low to RD# or PSEN# Low
8
ns
ALE High to Address Hold
40.33
(1+M)T
CLK
– 43
ns (3)
RD# or PSEN# Low to Valid
Data/Instruction In
50.33
(1+N)T
CLK
– 33
ns (6)
T
RHDX
(5)
Data/Instruct. Hold After RD# or
PSEN# High
0
0
ns
T
RLAZ
(5)
RD# or PSEN# Low to Address
Float
0
0
ns
T
RHDZ
1
(5)
T
RHDZ
2
(5)
Instruct. Float After PSEN# High
10
10
ns
Data Float After RD# or PSEN#
High
83.33
T
CLK
ns
T
RHLH
1
(5)
PSEN# High to ALE High
(Instruction)
10
10
ns
T
RHLH
2
(5)
RD# or PSEN# High to ALE
High (Data)
83.33
T
CLK
ns
T
WHLH
T
AVDV
1
WR# High to ALE High
88.33
T
CLK
+ 5
ns
Address (P0) Valid to Valid
Data/Instruction In
106.66
(2+M+N)T
CLK
–
63
ns
(3, 6)
NOTES:
1.
2.
3.
4.
5.
6.
Refer to Table 8 on page 12 for CPU frequencies vs. XTAL1 frequencies.
XTAL1 frequency is
±
0.25% for full speed and
±
1.5% for low speed.
M= 0,1 is the extended ALE state.
At 50° C, T
= 8 ns
Specifications for PSEN# are identical to those for RD#.
N= 0,1,2,3 is the RD#/PSEN#/WR# wait state.
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