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參數(shù)資料
| 型號： | UPD78F1235GK-GAJ-AX |
| 廠商： | Renesas Electronics America |
| 文件頁數(shù)： | 954/1067頁 |
| 文件大?。?/td> | 0K |
| 描述： | MCU 16BIT 78K0R/LX3 64-LQFP |
| 標(biāo)準(zhǔn)包裝： | 300 |
| 系列： | 78K0R/Ix3 |
| 核心處理器： | 78K/0R |
| 芯體尺寸： | 16-位 |
| 速度： | 40MHz |
| 連通性： | 3 線 SIO，I²C，LIN，UART/USART |
| 外圍設(shè)備： | DMA，LVD，POR，PWM，WDT |
| 輸入/輸出數(shù)： | 50 |
| 程序存儲(chǔ)器容量： | 64KB（64K x 8） |
| 程序存儲(chǔ)器類型： | 閃存 |
| RAM 容量： | 3K x 8 |
| 電壓 - 電源 (Vcc/Vdd)： | 2.7 V ~ 5.5 V |
| 數(shù)據(jù)轉(zhuǎn)換器： | A/D 12x10b |
| 振蕩器型： | 內(nèi)部 |
| 工作溫度： | -40°C ~ 85°C |
| 封裝/外殼： | 64-LQFP |
| 包裝： | 托盤 |
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User’s Manual U19678EJ1V1UD
895
CHAPTER 18 STANDBY FUNCTION
18.1 Standby Function and Configuration
18.1.1 Standby function
The standby function reduces the operating current of the system, and the following two modes are available.
(1) HALT mode
HALT instruction execution sets the HALT mode. In the HALT mode, the CPU operation clock is stopped. If the
high-speed system clock oscillator, internal high-speed oscillator, 40 MHz internal high-speed oscillator, or
subsystem clock oscillator
Note
is operating before the HALT mode is set, oscillation of each clock continues. In this
mode, the operating current is not decreased as much as in the STOP mode, but the HALT mode is effective for
restarting operation immediately upon interrupt request generation and carrying out intermittent operations
frequently.
Note
The 78K0R/IB3 doesn’t have the subsystem clock.
(2) STOP mode
STOP instruction execution sets the STOP mode. In the STOP mode, the high-speed system clock oscillator and
internal high-speed oscillator stop, stopping the whole system, thereby considerably reducing the CPU operating
current.
Because this mode can be cleared by an interrupt request, it enables intermittent operations to be carried out.
However, because a wait time is required to secure the oscillation stabilization time after the STOP mode is
released when the X1 clock is selected, select the HALT mode if it is necessary to start processing immediately
upon interrupt request generation.
In either of these two modes, all the contents of registers, flags and data memory just before the standby mode is
set are held. The I/O port output latches and output buffer statuses are also held.
Cautions 1. The STOP mode can be used only when the CPU is operating on the main system clock. The
STOP mode cannot be set while the CPU operates with the subsystem clock.
The HALT
mode can be used when the CPU is operating on either the main system clock or the
subsystem clock.
2. When shifting to the STOP mode, be sure to stop the peripheral hardware operation
operating with main system clock before executing STOP instruction.
3. The following sequence is recommended for operating current reduction of the A/D converter
when the standby function is used: First clear bit 7 (ADCS) and bit 0 (ADCE) of the A/D
converter mode register (ADM) to 0 to stop the A/D conversion operation, and then execute
the STOP instruction.
4. The following sequence is recommended for operating current reduction of the comparator
when the standby function is used: First clear bit 7 (CnEN) of the comparator n control
register (CnCTL) and bit 7 (CnVRE) of the comparator n internal reference voltage selection
register to 0 to stop the comparator operation, and then execute the STOP instruction.
5. The
following
sequence
is
recommended
for
operating
current
reduction
of
the
programmable gain amplifier when the standby function is used: First clear bit 7 (OAEN) of
the programmable gain amplifier control register (OAM) to 0 to stop the programmable gain
amplifier operation, and then execute the STOP instruction.
Remark
n = 0, 1
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