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參數資料
| 型號： | UPD78F1235GK-GAJ-AX |
| 廠商： | Renesas Electronics America |
| 文件頁數： | 479/1067頁 |
| 文件大小： | 0K |
| 描述： | MCU 16BIT 78K0R/LX3 64-LQFP |
| 標準包裝： | 300 |
| 系列： | 78K0R/Ix3 |
| 核心處理器： | 78K/0R |
| 芯體尺寸： | 16-位 |
| 速度： | 40MHz |
| 連通性： | 3 線 SIO，I²C，LIN，UART/USART |
| 外圍設備： | DMA，LVD，POR，PWM，WDT |
| 輸入/輸出數： | 50 |
| 程序存儲器容量： | 64KB（64K x 8） |
| 程序存儲器類型： | 閃存 |
| RAM 容量： | 3K x 8 |
| 電壓 - 電源 (Vcc/Vdd)： | 2.7 V ~ 5.5 V |
| 數據轉換器： | A/D 12x10b |
| 振蕩器型： | 內部 |
| 工作溫度： | -40°C ~ 85°C |
| 封裝/外殼： | 64-LQFP |
| 包裝： | 托盤 |
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CHAPTER 7 INVERTER CONTROL FUNCTIONS
User’s Manual U19678EJ1V1UD
467
7.5.12 Operation as linked real-time output function (type 3)
The linked real-time output function (type 3) includes a function to output a signal that is INTTM00 of master
channel 0 thinned the specified number of times as INTTMn of slave channel 1. By using this function, the TROm
value of slave channels 2 to 7 (the real-time output channels) can be output from TOm synchronized with INTTMn (a
signal that is INTTM00 of the master channel thinned the specified number of times). Unlike the linked real-time output
function (type 2), with this function, counting of INTTM00 can be started by a software trigger. After counting the
specified number of times, counting stops and the system waits for the next software trigger.
If TRCn of the slave channel 1 is set to 1, INTTMn generated by the combination-operation with master channel is
used as the real-time output trigger. The real-time output channel of slave channels 2 to 7 outputs the set value of
TROm from TOm by the real-time output trigger.
This function starts a count operation by software manipulation (TSn) by using INTTM00 of the master channel as
the count clock of slave channel 1. The interrupt generation cycle after having set TSn to 1 can be calculated by the
following expression.
Period from setting TSn to “1” until INTTMn output
= (Set value of TDRn (slave 1) + 1)
× Count clock period of slave 1
= (Set value of TDRn (slave 1) + 1)
× (Set value of TDR00 (master) + 1) × Count clock period of master
Remark A sampling error of less than the count clock period of slave channel 1 occurs, because the setting of TSn =
1 is held pending until the count clock generation of slave channel 1.
The master channel operates in the interval timer mode and counts the periods.
TCR00 loads the value of TDR00 at the first count clock, after the channel start trigger bit (TS00) is set to 1. At this
time, INTTM00 is output by setting MD000 of TMR00 to “1”.
Afterward, TCR00 counts down along with the count clock.
When TCR00 has become 0000H, INTTM00 is output upon the next count clock.
TCR00 loads the value of
TDR00 again at the same timing. Similar operation is continued hereafter.
TCRn of slave channel 1 operates in one-count mode and generates a real-time output trigger. TCRn loads the value
of TDRn to TCRn and counts down according to the INTTM00 output of the master channel by using the setting of
TSn = 1 of slave channel 1 as the start trigger. When TCRn becomes 0000H, INTTMn will be output and counting will
be stopped until the next start trigger (TSn = 1) is input. When TSn is set to “1” for the second time while slave
channel 1 is operating (while TCRn is counting down), the second start trigger will be ignored. Set TSn to “1” after
INTTMn output. The setting values of TROn and TROm are output from TOn and TOm at the INTTMn output timing of
slave channel 1.
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PDF描述 |
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