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參數(shù)資料
| 型號(hào)： | TMX320DM6437BZWTA |
| 廠商： | Texas Instruments, Inc. |
| 英文描述： | Digital Media Processor |
| 中文描述： | 數(shù)字媒體處理器 |
| 文件頁(yè)數(shù)： | 82/309頁(yè) |
| 文件大?。?/td> | 2216K |
| 代理商： | TMX320DM6437BZWTA |
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www.ti.com
P
3.3.2
VPSS Clocks
TMS320DM6437
Digital Media Processor
SPRS345B–NOVEMBER 2006–REVISED MARCH 2007
The Video Processing SubSystem (VPSS) clocks are controlled via the VPSS_CLKCTL register. The
VPSS_CLKCTL register format is shown in
Figure 3-2
and the bit field descriptions are given in
Table 3-4
.
31
16
RESERVED
R-0000 0000 0000 0000
15
5
4
3
2
1
0
DAC
CLKEN
VEN
CLKEN
PCLK
INV
RESERVED
MUXSEL
R-0000 0000 000
R/W-0
R/W-0
R/W-0
R/W-00
LEGEND: R = Read; W = Write; -
n
= value after reset
Figure 3-2. VPSS_CLKCTL Register
Table 3-4. VPSS_CLKCTL Register Bit Description
BIT
31:5
NAME
RESERVED
DESCRIPTION
Reserved. Read-only, writes have no effect.
Video DAC clock enable.
0 = DAC clock disabled [
default
].
1 = DAC clock enabled.
Video Encoder clock enable.
0 = VENC clock disabled [
default
].
1 = VENC clock enabled.
PCLK polarity
0 = VPSS receives normal PCLK [
default
].
1 = VPSS receives inverted PCLK.
VPBE (Video Encoder and DAC) clock selection
SETTING
00 [
default
]
01
10
11
(a) The 27-MHz clock comes from PLLC1 SYSCLKBP.
(b) The 54-MHz clock comes from PLLC2 PLL2_SYSCLK2.
4
DACCLKEN
3
VENCLKEN
2
PCLKINV
VENC CLK
27 MHz
(a)
54 MHz
(b)
VPBECLK Input
PCLK (or Inverted PCLK)
DAC CLK
27 MHz
(a)
54 MHz
(b)
VPBECLK Input
OFF
1:0
MUXSEL
(1)(2)
(1)
MUXSEL = 00 selects PLLC1 SYSCLKBP as the clock source to the VPBE. The PLLC1 SYSCLKBP is a 27-MHz clock if the following
settings are true:
a.
MXI/CLKIN clock source is 27 MHz.
b.
PLLC1 Bypass Divider Register (BPDIV) is left at the default setting of divide-by-1.
MUXSEL = 01 selects PLLC2 PLL2_SYSCLK2 as the clock source to the VPBE. The PLLC2 PLL2_SYSCLK2 is a 54-MHz clock if the
following settings are true:
a.
MXI/CLKIN clock source is 27 MHz.
b.
PLLC2 is in PLL Mode with multiplier x20 to generate a PLL output clock of 27 MHz x 20 = 540 MHz.
c.
PLLDIV2.RATIO is left at the default setting of divide-by-10 to generate SYSCLK2 = 54 MHz.
(2)
For more details on the different methods and software sequence to clock (gate) the VPBE components,
see the
TMS320DM643x DMP Video Processing Back End (VPBE)
User’s Guide (literature number
SPRU952
).
Device Configurations
82
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