參數(shù)資料
型號(hào)： TMX320DM6437BZWTA
廠商： Texas Instruments, Inc.
英文描述： Digital Media Processor
中文描述： 數(shù)字媒體處理器
文件頁(yè)數(shù)： 106/309頁(yè)
文件大?。?/td> 2216K
代理商： TMX320DM6437BZWTA
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www.ti.com
P
TMS320DM6437
Digital Media Processor
SPRS345B–NOVEMBER 2006–REVISED MARCH 2007
Table 3-19. PINMUX0 Register Bit Descriptions (continued)
Bit
Field Name
Description
Pins Controlled
Reserved. For proper device operation, the user should only write "0" to this bit
(
default
).
27
RSV
CI[5:4] Function Select.
Sub-Block 0
0 = No CCDC CI[5:4].
Pins function as PCI or GPIO or EMIFA based on AEM, AEAW, and PCIEN
settings (
default
).
CI5(CCD13)/EM_A[15]/AD29/EM_D[2]/GP[49]
CI4(CCD12)/EM_A[16]/PGNT/EM_D[3]/GP[48]
26
CI54SEL
1 = Selects CCDC [5:4] (as CCD12 and CCD13, respectively) to get at least a
14-bit CCDC.
To use the 14-bit CCDC, the user
must
also configure PINMUX0.CCDCSEL = 1,
PINMUX0.CI10SEL = 1,
and
PINMUX0.CI32SEL = 1.
Not applicable (N/A) for AEM = 3 (011b), 4 (100b),
or
PCIEN = 1.
The combination of PINMUX0/1 fields AEM,
AEAW, PCIEN, and CI54SEL bits control the
pin muxing of these 2 pins.
(1)
CI[7:6] Function Select.
Sub-Block 0
0 = No CCDC CI[7:6].
Pins function as PCI or GPIO or EMIFA based on AEM, AEAW, and PCIEN
settings (
default
).
CI7(CCD15)/EM_A[13]/AD25/EM_D[0]/GP[51]
CI6(CCD14)/EM_A[14]/AD27/EM_D[1]/GP[50]
25
CI76SEL
1 = Selects CCDC [7:6] (as CCD14 and CCD15, respectively) to get at least a
16-bit CCDC.
To use the 16-bit CCDC, the user
must
also configure PINMUX0.CCDCSEL = 1,
PINMUX0.CI10SEL = 1, PINMUX0.CI32SEL = 1,
and
PINMUX0.CI54SEL = 1.
Not applicable (N/A) for AEM = 3 (011b), 4 (100b),
or
PCIEN = 1.
The combination of PINMUX0/1 fields AEM,
AEAW, PCIEN, and CI76SEL bits control the
pin muxing of these 2 pins.
(1)
Sub-Block 0
CCDC Field Select.
C_FIELD/EM_A[21]/GP[34]
0 = No CCDC Field (C_FIELD).
Pin functions as EMIFA EM_A[21] or GPIO based on AEM setting (
default
).
24
CFLDSEL
The combination of PINMUX0/1 fields
CFLDSEL and AEM control the muxing of this
pin.
(1)
1 = CCDC Field (C_FIELD).
CCDC Write Enable Select.
Sub-Block 0
0 = No CCDC Write Enable.
Pin functions as EMIFA EM_R/W or GPIO based on AEM setting (
default
).
C_WE/EM_R/W/GP[35]
23
CWENSEL
1 = CCDC Write Enable (C_WE).
Pin functions as CCDC Write Enable C_WE.
Applicable
only
for AEM = 0 (000b), 4 (100b),
or
5 (101b).
The combination of PINMUX0 fields CWENSEL
and AEM control the muxing of this pin.
(1)
Sub-Block 0
CCDC HD and VD Select.
VD/GP[53]
HD/GP[52]
0 = No CCDC HD and VD.
Pins function as GPIO (GP[53] and GP[52]) (
default
).
22
HVDSEL
The PINMUX0 field HVDSEL alone controls the
muxing of these 2 pins.
1 = CCDC HD and VD.
Reserved. For proper device operation, the user should only write "0" to this bit
(
default
).
21
RSV
Sub-Block 0
PCLK/GP[54]
YI7(CCD7)/GP[43]
YI6(CCD6)/GP[42]
YI5(CCD5)/GP[41]
YI4(CCD4)/GP[40]
YI3(CCD3)/GP[39]
YI2(CCD2)/GP[38]
YI1(CCD1)/GP[37]
YI0(CCD0)/GP[36]
CCDC Select.
This bit field determines if CCDC is supported or not.
0 = CCDC
not
supported.
Pins function as GPIO (GP[54] and GP[43:36]) (
default
).
20
CCDCSEL
1 = CCDC supported.
Pins function as CCDC PCLK, YI[7:0].
The PINMUX0 field CCDCSEL alone controls
the muxing of these 9 pins.
Reserved. For proper device operation, the user should only write "0" to this bit
(
default
).
19
RSV
Device Configurations
106
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