參數(shù)資料
型號(hào)： TMS320LC542-40
元件分類： 數(shù)字信號(hào)處理
英文描述： Digital Signal Processor
中文描述： 數(shù)字信號(hào)處理器
文件頁(yè)數(shù)： 84/111頁(yè)
文件大小： 1426K
代理商： TMS320LC542-40
TMS320C54x, TMS320LC54x, TMS320VC54x
FIXED-POINT DIGITAL SIGNAL PROCESSORS
SPRS039C – FEBRUARY 1996 – REVISED DECEMBER 1999
84
POST OFFICE BOX 1443
HOUSTON, TEXAS 77251–1443
HOLD
and HOLDA timing
switching characteristics over recommended operating conditions for memory control signals
and HOLDA [H = 0.5 t
c(CO)
] (see Figure 25)
PARAMETER
’C54x-40
’LC54x-40
’LC54x-50
’54x-66
UNIT
MIN
MAX
MIN
MAX
tdis(CLKL-A)
tdis(CLKL-RW)
Disable time, CLKOUT low to address, PS, DS, IS high impedance
5
5
ns
Disable time, CLKOUT low to R/W high impedance
5
5
ns
tdis(CLKL-S)
Disable time, CLKOUT low to MSTRB, IOSTRB high
impedance
5
5
ns
ten(CLKL-A)
ten(CLKL-RW)
ten(CLKL-S)
Enable time, CLKOUT low to address, PS, DS, IS
2H+5
2H+5
ns
Enable time, CLKOUT low to R/W enabled
2H+5
2H+5
ns
Enable time, CLKOUT low to MSTRB, IOSTRB enabled
2H+5
2H+5
ns
tv(HOLDA)
Valid time, HOLDA low after CLKOUT low
– 2
5
0
5
ns
Valid time, HOLDA high after CLKOUT low
– 2
5
– 2
3
ns
tw(HOLDA)
Pulse duration, HOLDA low duration
2H–3
2H–3
ns
timing requirements for HOLD [H = 0.5 t
c(CO)
] (see Figure 25)
’C54x-40
’LC54x-40
’LC54x-50
’54x-66
UNIT
MIN
4H+10
MAX
MIN
4H+10
MAX
tw(HOLD)
tsu(HOLD)
Pulse duration, HOLD low duration
ns
Setup time, HOLD before CLKOUT low
10
10
ns
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PDF描述
TMS320LC542-50 Digital Signal Processor
TMS320UVC5409 16-Bit Digital Signal Processor
TMS320UVC5402 Fixed-Point Digital Signal Processor(定點(diǎn)DSP)
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參數(shù)描述
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