參數(shù)資料
型號： TMS320LC542-40
元件分類： 數(shù)字信號處理
英文描述： Digital Signal Processor
中文描述： 數(shù)字信號處理器
文件頁數(shù)： 65/111頁
文件大?。?/td> 1426K
代理商： TMS320LC542-40
TMS320C54x, TMS320LC54x, TMS320VC54x
FIXED-POINT DIGITAL SIGNAL PROCESSORS
SPRS039C – FEBRUARY 1996 – REVISED DECEMBER 1999
65
POST OFFICE BOX 1443
HOUSTON, TEXAS 77251–1443
divide-by-two/divide-by-four clock option – PLL disabled (continued)
timing requirements for divide-by-two/divide-by-four clock option – PLL disabled (see Figure 14)
’C54x-40
’LC54x-40
’LC54x-50
’54x-66
UNIT
MIN
20
MAX
MIN
20
MAX
MIN
20
MAX
tc(CI)
tf(CI)
tr(CI)
tw(CIL)
tw(CIH)
This device utilizes a fully static design and therefore can operate with tc(CI) approaching
∞
. The device is characterized at frequencies
approaching 0 Hz.
It is recommended that the PLL clocking option be used for maximum frequency operation.
Cycle time, X2/CLKIN
ns
Fall time, X2/CLKIN
4
4
4
ns
Rise time, X2/CLKIN
4
4
4
ns
Pulse duration, X2/CLKIN low
5
5
5
ns
Pulse duration, X2/CLKIN high
5
5
5
ns
tr(CO)
tf(CO)
CLKOUT
X2/CLKIN
tw(COL)
td(CIH-CO)
tf(CI)
tr(CI)
tc(CO)
tc(CI)
tw(COH)
tw(CIL)
tw(CIH)
Figure 14. External Divide-by-Two Clock Timing
相關PDF資料
PDF描述
TMS320LC542-50 Digital Signal Processor
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TMS320UVC5402 Fixed-Point Digital Signal Processor(定點DSP)
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參數(shù)描述
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