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List of Illustrations
Figure
1–1
1–2
Title
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1-4
Functional Block Diagram
Terminal Assignments
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2–10 SFLAG/NFLAG Timing in Special Nibble Mode
2–11 Test-Register Control-Word State Diagrams
2–12 Internal Comparator Circuitry for Analog Test
Dot Clock/VCLK/SCLK Relationship
SCLK/VCLK Control Timing
SCLK/VCLK Control Timing
SCLK/VCLK Control Timing
SCLK/VCLK Control Timing
Equivalent Circuit of the IOG Current Output
7.5-IRE, 8-Bit Composite Video Output
0-IRE, 8-Bit Composite Video Output
Relationship Between SFLAG/NFLAG, BLANK, and SCLK
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MPU Interface Timing
Video Input/Output
SFLAG/NFLAG Timing
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List of Tables
Table
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2–9
2–10 General-Control-Register Bit Functions
2–11 Test-Mode Selection
2–12 Test-Register-Bit Definitions for Analog Test
2–13 D<7:4> Bit Coding for Analog Comparisons
Title
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2–23
Internal Register Map
Allocation of Palette-Page-Register Bits
Input-Clock-Selection Register Format
Output-Clock-Selection Register Format
VCLK/SCLK Divide Ratio Selection
Mode- and Bus-Width Selection
True-Color Mode
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True-Color Bit Definitions
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Pixel-Data Distribution in Special Nibble Mode
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