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參數(shù)資料
| 型號： | TFRA08C13 |
| 廠商： | Lineage Power |
| 元件分類： | 通信及網(wǎng)絡 |
| 英文描述： | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| 中文描述： | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| 文件頁數(shù)： | 142/188頁 |
| 文件大?。?/td> | 3047K |
| 代理商： | TFRA08C13 |
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Preliminary Data Sheet
October 2000
TFRA08C13 OCTAL T1/E1 Framer
142
L Lucent Technologies Inc.
Framer Register Architecture
(continued)
Primary Interrupt Enable Register (FRM_PR0)
The default value of this register is 00 (hex).
Table 107. Primary Interrupt Group Enable Register (FRM_PR0) (Y60)
Secondary Interrupt Enable Registers (FRM_PR1—FRM_PR7)
A bit set to 1 in registers FRM_PR1—FRM_PR7 enables the generation of interrupts whenever the corresponding
bit in registers FRM_SR1—FRM_SR7 is set. The default value of these registers is 00 (hex).
Table 108. Interrupt Enable Register (FRM_PR1) (Y61)
Table 109. Interrupt Enable Register (FRM_PR2) (Y62)
Table 110. Interrupt Enable Register (FRM_PR3) (Y63)
Bit
0
Symbol
SR1IE
Description
Status Register 1 Interrupt Enable Bit.
A 1 enables register FRM_SR1 event inter-
rupts.
Status Register 2 Interrupt Enable Bit.
A 1 enables register FRM_SR2 event inter-
rupts.
Status Registers 3 and 4 Interrupt Enable Bit.
A 1 enables registers FRM_SR3 and
FRM_SR4 event interrupts.
Status Registers 5, 6, and 7 Interrupt Enable Bit.
A 1 enables registers FRM_SR5,
FRM_SR6, and FRM_SR7 event interrupts.
Transmit Signaling Ready Interrupt Enable Bit.
A 1 enables interrupts when transmit
signaling buffers are ready (MOS mode).
Receive Signaling Ready Interrupt Enable Bit.
A 1 enables interrupts when receive
signaling buffers are ready (MOS mode).
Reserved
. Write to 0.
SLC-96 Interrupt Enable Bit.
A 1 enables interrupts when SLC-96 receive or transmit
stacks are ready.
1
SR2IE
2
SR34IE
3
SR567IE
4
TSRIE
5
RSRIE
6
7
—
SLCIE
Bit
0—7
Symbol
SR1B0IE—
SR1B7IE
Description
Status Register 1 Interrupt Enable.
A 1 enables events monitored in register
FRM_SR1 to generate interrupts. Each bit position in this enable register corresponds to
the same bit position in the status register.
Bit
0—7
Symbol
SR2B0IE—
SR2B7IE
Description
Status Register 2 Interrupt Enable.
A 1 enables events monitored in register
FRM_SR2 to generate interrupts. Each bit position in this enable register corresponds to
the same bit position in the status register.
Bit
0—7
Symbol
SR3B0IE—
SR3B7IE
Description
Status Register 3 Interrupt Enable.
A 1 enables events monitored in register
FRM_SR3 to generate interrupts. Each bit position in this enable register corresponds to
the same bit position in the status register.
相關PDF資料 |
PDF描述 |
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