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參數(shù)資料
| 型號： | TFRA08C13 |
| 廠商： | Lineage Power |
| 元件分類： | 通信及網(wǎng)絡(luò) |
| 英文描述： | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| 中文描述： | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| 文件頁數(shù)： | 113/188頁 |
| 文件大小： | 3047K |
| 代理商： | TFRA08C13 |
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Lucent Technologies Inc.
113
Preliminary Data Sheet
October 2000
TFRA08C13 OCTAL T1/E1 Framer
Microprocessor Interface
(continued)
Microprocessor Interface Register Address Map
The register address space is divided into thirteen (13) contiguous banks of 512 addressable units each. Each
addressable unit is an 8-bit register. These register banks are labeled as REGBANK[0—12]. The register address
map table gives the address range of these register banks and their associated circuit blocks. REGBANK0 contains
the global registers which are common to all the circuit blocks on the TFRA08C13. REGBANK[1—8] are attached
to the framer circuit blocks. REGBANK[9—12] are attached to the FDL circuit blocks. The descriptions of the indi-
vidual register banks can be found in the appropriate sections of this document. In these descriptions, all
addresses are given in hexadecimal.
Addresses out of the range specified by Table 54 must not be
addressed. If they are written, they must be written to 0. An inadvertent write to an out-of-range address
may be corrected by a device reset.
Table 54. TFRA08C13 Register Address Map
* Core registers are common to all circuit blocks on the TFRA08C13.
I/O Timing
*
The I/O timing specifications for the microprocessor interface are given in Table 55. The microprocessor interface
pins are compatible with CMOS/TTL I/O levels. All outputs, except the data bus D[7:0], are rated for a capacitive
load of 50 pF. The D[7:0] outputs are rated for a 100 pF load.
* See Product Advisory AY99-041 or more information.
Register Bank Label
Start Address
(in Hex)
000
200
2E0
300
3E0
400
4E0
500
5E0
600
6E0
700
7E0
800
8E0
900
9E0
A00
A20
B00
B20
C00
C20
D00
D20
End Address
(in Hex)
008
2A6
2FF
3A6
3FF
4A6
4FF
5A6
5FF
6A6
6FF
7A6
7FF
8A6
8FF
9A6
9FF
A0E
A2F
B0E
B2F
C0E
C2F
D0E
D2F
Circuit Block Name
REGBANK0
REGBANK1
Octal Global Registers
*
Framer1
REGBANK2
Framer2
REGBANK3
Framer3
REGBANK4
Framer4
REGBANK5
Framer5
REGBANK6
Framer6
REGBANK7
Framer7
REGBANK8
Framer8
REGBANK9
Facility Data Link 1 (FDL1)
Facility Data Link 2 (FDL2)
Facility Data Link 3 (FDL3)
Facility Data Link 4 (FDL4)
Facility Data Link 5 (FDL5)
Facility Data Link 6 (FDL6)
Facility Data Link 7 (FDL7)
Facility Data Link 8 (FDL8)
REGBANK10
REGBANK11
REGBANK12
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PDF描述 |
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