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參數資料
| 型號： | STSAM9708 |
| 廠商： | Atmel Corp. |
| 英文描述： | Sound Synthesis |
| 中文描述： | 聲音合成 |
| 文件頁數： | 18/30頁 |
| 文件大?。?/td> | 373K |
| 代理商： | STSAM9708 |
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18
ATSAM9708
1772D–DRMSD–01/04
Figure 11.
Refresh Cycle (RAS Only)
Note:
1. See Table 11 on page 16.
The following points should be noted:
The multiplexed CAS, RAS addressing can support memory DRAM chips up to 16 Mbits x N as long as the number of
row address lines and column address lines are identical. For example, device type 416C1200 is supported because it
is a 1M x 16 organization with 10-bit row and 10-bit column. Device type 416C1000 is not supported because it is a 1M
x 16 organization with 12-bit row and 8-bit column.
The signal WOE is normally not used for DRAM connection. It is represented only for reference purposes.
t
RC
t
RAS
t
RP
t
ASR
t
RAH
RAS
counter
(1)
DRA[11:0]
Table 12.
External DRAM Timing Parameters
Symbol
Parameter
Min
Typ
Max
Unit
t
RC
Read/Write/Refresh cycle
6 x t
CK
ns
t
RAC
Access time from RAS
5 x t
CK
- 5
ns
t
CAC
Access time from CAS
3 x t
CK
- 5
ns
t
OFF
CAS high to output Hi-Z
2 x t
CK
- 5
ns
t
RP
RAS precharge time
2 x t
CK
ns
t
RAS
RAS pulse width
4 x t
CK
- 5
ns
t
CAS
CAS pulse width
3 x t
CK
- 5
ns
t
RCD
RAS to CAS delay time
2 x t
CK
ns
t
CRP
CAS to RAS precharge time
2 x t
CK
- 5
ns
t
ASR
Row address setup time
t
CK
- 5
ns
t
RAH
Row address hold time
t
CK
- 5
ns
t
ASC
Column address setup time
t
CK
- 5
ns
t
CAH
Column address hold time
3 x t
CK
- 5
ns
t
WCS
Write command set-up time
2 x t
CK
ns
t
WCH
Write command hold time
3 x t
CK
ns
t
DS
Write data set-up time
2 x t
CK
ns
t
DH
Write data hold time
3 x t
CK
ns
Refresh counter average period
(12-bit counter)
512 x t
CK
ns
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