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參數(shù)資料
| 型號(hào)： | STSAM9708 |
| 廠商： | Atmel Corp. |
| 英文描述： | Sound Synthesis |
| 中文描述： | 聲音合成 |
| 文件頁數(shù)： | 12/30頁 |
| 文件大?。?/td> | 373K |
| 代理商： | STSAM9708 |
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12
ATSAM9708
1772D–DRMSD–01/04
.
Notes:
1. When data is already loaded into internal ATSAM9708 output register. In this case PC_READY stays high during the read
cycle.
2. PC_READY goes into low only if the data is not ready to be loaded into/read from internal ATSAM9708 register. 128 t
ck
cor-
responds to a single worst-case situation. At f
CK
= 12.288 MHz, PC_READY is likely to never go low when using standard
ISA bus timing.
3. PC_IO16 is asserted low by ATSAM9708 if A2A1 = 10 to indicate fast 16-bit ISA bus transfer to the PC.
Table 10.
PC Host Interface Timing Parameters
Symbol
Parameter
Min
Typ
Max
Unit
t
AVCS
Address valid to chip select low
0
ns
t
CSLDRL
Chip select low to PC_RD low
5
ns
t
RDHCSH
PC_RD high to PC_CS high
5
ns
t
PRD
PC_RD pulse width
50
ns
t
RDLDV
Data out valid from PC_RD
(1)
20
ns
t
DRH
Data out hold from PC_RD
5
10
ns
t
RDLIORL
PC_READY low from PC_RD
(2)
0
10
ns
t
PIRO
PC_READY pulse width
(2)
128
t
ck
t
IORHDV
PC_READY rising to data out valid
(2)
0
ns
t
CSLIOCS
PC_IO16 low from PC_CS low
(3)
0
20
ns
t
CSHIOCS
PC_IO16 high from PC_CS high
(3)
0
20
ns
t
CSLWRL
PC_CS low to PC_WR low
5
ns
t
WRHCSH
PC_WR high to PC_CS high
5
ns
t
PWR
PC_WR pulse width
50
ns
t
WRLIORL
PC_READY low from PC_WR low
(2)
0
10
ns
t
IORHWRH
PC_READY high to PC_WR high
(2)
5
ns
t
DWS
Write data setup time
10
ns
t
DWH
Write data hold time
0
ns
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PDF描述 |
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