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參數(shù)資料
| 型號(hào)： | SI3062-F-FS |
| 廠商： | Silicon Laboratories Inc |
| 文件頁(yè)數(shù)： | 42/62頁(yè) |
| 文件大小： | 0K |
| 描述： | IC DAA ENH FCC LINE-SIDE 16SOIC |
| 標(biāo)準(zhǔn)包裝： | 48 |
| 功能： | 直接存取裝置（DAA） |
| 電路數(shù)： | 1 |
| 電流 - 電源： | 9mA |
| 工作溫度： | 0°C ~ 70°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 16-SOIC（0.154"，3.90mm 寬） |
| 供應(yīng)商設(shè)備封裝： | 16-SOIC N |
| 包裝： | 管件 |
| 包括： | 結(jié)帳音調(diào)檢測(cè)，線路電壓監(jiān)視器，回路電流監(jiān)視器，過(guò)載檢測(cè)，振鈴檢測(cè)器 |
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Si306x
Rev. 0.9
47
Reset settings = 0010_1101
Register 23. Ring Validation Control 2
Bit
D7
D6D5
D4D3D2
D1D0
Name
RDLY[2]
RTO[3:0]
RCC[2:0]
Type
R/W
Bit
Name
Function
7
RDLY[2]
Ring Delay Bit 2.
This bit, in combination with the RDLY[1:0] bits (Register 22), set the amount of time
between when a ring signal is validated and when a valid ring signal is indicated.
RDLY[2]
RDLY[1:0]
Delay
000
0 ms
0
01
256 ms
010
512 ms
.
1
11
1792 ms
6:3
RTO[3:0]
Ring Timeout.
These bits set when a ring signal is determined to be over after the most recent ring thresh-
old crossing.
RTO[3:0]
Ring Timeout
0000
80 ms
0001
128 ms
0010
256 ms
.
1111
1920 ms
2:0
RCC[2:0]
Ring Confirmation Count.
These bits set the amount of time that the ring frequency must be within the tolerances set
by the RAS[5:0] bits and the RMX[5:0] bits to be classified as a valid ring signal.
RCC[2:0]
Ring Confirmation Count Time
000
100 ms
001
150 ms
010
200 ms
011
256 ms
100
384 ms
101
512 ms
110
640 ms
111
1024 ms
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| VE-26N-IX-S | CONVERTER MOD DC/DC 18.5V 75W |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| SI3062-F-FSR | 制造商:Silicon Laboratories Inc 功能描述:INTEGRATED DIRECT ACCESS ARRANGEMENT 16SOIC - Tape and Reel |
| SI3062-X-FS | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:GLOBAL LINE-SIDE DAA FOR EMBEDDED SYSTEM-SIDE MODULE |
| SI3063 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:GLOBAL LINE-SIDE DAA FOR EMBEDDED SYSTEM-SIDE MODULE |
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| SI3063-F-FSR | 制造商:Silicon Laboratories Inc 功能描述:INTEGRATED DIRECT ACCESS ARRANGEMENT 16SOIC - Tape and Reel |
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