參數(shù)資料
型號： R5F61664RN50FPV
元件分類： 微控制器/微處理器
英文描述： 32-BIT, FLASH, RISC MICROCONTROLLER, PQFP144
封裝： 20 X 20 MM, 0.50 MM PITCH, LEAD FREE, PLASTIC, LQFP-144
文件頁數(shù)： 6/70頁
文件大小： 8775K
代理商： R5F61664RN50FPV
Rev. 1.00 Feb. 18, 2008 Page xiv of xxxii
8.7.1
Byte Control SRAM Space Setting................................................................... 243
8.7.2
Data Bus ........................................................................................................... 243
8.7.3
I/O Pins Used for Byte Control SRAM Interface ............................................. 244
8.7.4
Basic Timing..................................................................................................... 245
8.7.5
Wait Control ..................................................................................................... 247
8.7.6
Read Strobe (
RD) ............................................................................................. 249
8.7.7
Extension of Chip Select (
CS) Assertion Period............................................... 249
8.7.8
DACK and EDACK Signal Output Timing...................................................... 249
8.8
Burst ROM Interface ........................................................................................................ 251
8.8.1
Burst ROM Space Setting................................................................................. 251
8.8.2
Data Bus ........................................................................................................... 251
8.8.3
I/O Pins Used for Burst ROM Interface............................................................ 252
8.8.4
Basic Timing..................................................................................................... 253
8.8.5
Wait Control ..................................................................................................... 255
8.8.6
Read Strobe (
RD) Timing................................................................................. 255
8.8.7
Extension of Chip Select (
CS) Assertion Period............................................... 255
8.9
Address/Data Multiplexed I/O Interface........................................................................... 256
8.9.1
Address/Data Multiplexed I/O Space Setting ................................................... 256
8.9.2
Address/Data Multiplex .................................................................................... 256
8.9.3
Data Bus ........................................................................................................... 256
8.9.4
I/O Pins Used for Address/Data Multiplexed I/O Interface.............................. 257
8.9.5
Basic Timing..................................................................................................... 258
8.9.6
Address Cycle Control...................................................................................... 260
8.9.7
Wait Control ..................................................................................................... 261
8.9.8
Read Strobe (
RD) Timing................................................................................. 261
8.9.9
Extension of Chip Select (
CS) Assertion Period............................................... 263
8.9.10
DACK and EDACK Signal Output Timing...................................................... 265
8.10
DRAM Interface ............................................................................................................... 266
8.10.1
Setting DRAM Space........................................................................................ 266
8.10.2
Address Multiplexing ....................................................................................... 266
8.10.3
Data Bus ........................................................................................................... 267
8.10.4
I/O Pins Used for DRAM Interface .................................................................. 267
8.10.5
Basic Timing..................................................................................................... 268
8.10.6
Controlling Column Address Output Cycle...................................................... 269
8.10.7
Controlling Row Address Output Cycle ........................................................... 270
8.10.8
Controlling Precharge Cycle............................................................................. 272
8.10.9
Wait Control ..................................................................................................... 273
8.10.10
Controlling Byte and Word Accesses ............................................................... 276
8.10.11
Burst Access Operation .................................................................................... 278
8.10.12
Refresh Control................................................................................................. 284
相關(guān)PDF資料
PDF描述
R5F61664RN50BGV 32-BIT, FLASH, RISC MICROCONTROLLER, PBGA176
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參數(shù)描述
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