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參數資料
| 型號： | R5F61664RN50FPV |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 32-BIT, FLASH, RISC MICROCONTROLLER, PQFP144 |
| 封裝： | 20 X 20 MM, 0.50 MM PITCH, LEAD FREE, PLASTIC, LQFP-144 |
| 文件頁數： | 5/70頁 |
| 文件大?。?/td> | 8775K |
| 代理商： | R5F61664RN50FPV |
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Rev. 1.00 Feb. 18, 2008 Page xiii of xxxii
Section 8 Bus Controller (BSC).........................................................................169
8.1
Features............................................................................................................................. 169
8.2
Register Descriptions ........................................................................................................ 172
8.2.1
Bus Width Control Register (ABWCR)............................................................ 173
8.2.2
Access State Control Register (ASTCR) .......................................................... 174
8.2.3
Wait Control Registers A and B (WTCRA, WTCRB) ..................................... 175
8.2.4
Read Strobe Timing Control Register (RDNCR) ............................................. 180
8.2.5
CS Assertion Period Control Registers (CSACR) ............................................ 181
8.2.6
Idle Control Register (IDLCR) ......................................................................... 184
8.2.7
Bus Control Register 1 (BCR1) ........................................................................ 186
8.2.8
Bus Control Register 2 (BCR2) ........................................................................ 188
8.2.9
Endian Control Register (ENDIANCR)............................................................ 189
8.2.10
SRAM Mode Control Register (SRAMCR) ..................................................... 190
8.2.11
Burst ROM Interface Control Register (BROMCR)......................................... 191
8.2.12
Address/Data Multiplexed I/O Control Register (MPXCR) ............................. 193
8.2.13
DRAM Control Register (DRAMCR) .............................................................. 194
8.2.14
DRAM Access Control Register (DRACCR)................................................... 199
8.2.15
Synchronous DRAM Control Register (SDCR) ............................................... 200
8.2.16
Refresh Control Register (REFCR) .................................................................. 201
8.2.17
Refresh Timer Counter (RTCNT)..................................................................... 205
8.2.18
Refresh Time Constant Register (RTCOR) ...................................................... 205
8.3
Bus Configuration............................................................................................................. 206
8.4
Multi-Clock Function and Number of Access Cycles ...................................................... 207
8.5
External Bus...................................................................................................................... 211
8.5.1
Input/Output Pins .............................................................................................. 211
8.5.2
Area Division.................................................................................................... 215
8.5.3
Chip Select Signals ........................................................................................... 216
8.5.4
External Bus Interface....................................................................................... 217
8.5.5
Area and External Bus Interface ....................................................................... 222
8.5.6
Endian and Data Alignment.............................................................................. 227
8.6
Basic Bus Interface ........................................................................................................... 230
8.6.1
Data Bus............................................................................................................ 230
8.6.2
I/O Pins Used for Basic Bus Interface .............................................................. 230
8.6.3
Basic Timing..................................................................................................... 231
8.6.4
Wait Control ..................................................................................................... 237
8.6.5
Read Strobe (
RD) Timing................................................................................. 239
8.6.6
Extension of Chip Select (
CS) Assertion Period............................................... 240
8.6.7
DACK and EDACK Signal Output Timing...................................................... 242
8.7
Byte Control SRAM Interface .......................................................................................... 243
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