參數(shù)資料
型號： R5F61664RN50FPV
元件分類： 微控制器/微處理器
英文描述： 32-BIT, FLASH, RISC MICROCONTROLLER, PQFP144
封裝： 20 X 20 MM, 0.50 MM PITCH, LEAD FREE, PLASTIC, LQFP-144
文件頁數(shù)： 10/70頁
文件大?。?/td> 8775K
代理商： R5F61664RN50FPV
Rev. 1.00 Feb. 18, 2008 Page xviii of xxxii
11.2.9
DTC Vector Base Register (DTCVBR)............................................................ 555
11.3
Activation Sources............................................................................................................ 555
11.4
Location of Transfer Information and DTC Vector Table................................................ 555
11.5
Operation .......................................................................................................................... 560
11.5.1
Bus Cycle Division ........................................................................................... 562
11.5.2
Transfer Information Read Skip Function ........................................................ 564
11.5.3
Transfer Information Writeback Skip Function................................................ 565
11.5.4
Normal Transfer Mode ..................................................................................... 565
11.5.5
Repeat Transfer Mode ...................................................................................... 566
11.5.6
Block Transfer Mode ........................................................................................ 568
11.5.7
Chain Transfer .................................................................................................. 569
11.5.8
Operation Timing.............................................................................................. 570
11.5.9
Number of DTC Execution Cycles ................................................................... 572
11.5.10
DTC Bus Release Timing ................................................................................. 573
11.5.11
DTC Priority Level Control to the CPU ........................................................... 573
11.6
DTC Activation by Interrupt............................................................................................. 574
11.7
Examples of Use of the DTC ............................................................................................ 575
11.7.1
Normal Transfer Mode ..................................................................................... 575
11.7.2
Chain Transfer .................................................................................................. 575
11.7.3
Chain Transfer when Counter = 0..................................................................... 576
11.8
Interrupt Sources...............................................................................................................578
11.9
Usage Notes ...................................................................................................................... 578
11.9.1
Module Stop State Setting ................................................................................ 578
11.9.2
On-Chip RAM .................................................................................................. 578
11.9.3
DMAC Transfer End Interrupt.......................................................................... 578
11.9.4
DTCE Bit Setting.............................................................................................. 578
11.9.5
Chain Transfer .................................................................................................. 579
11.9.6
Transfer Information Start Address, Source Address, and Destination
Address ............................................................................................................. 579
11.9.7
Transfer Information Modification ................................................................... 579
11.9.8
Endian Format .................................................................................................. 579
Section 12 I/O Ports........................................................................................... 581
12.1
Register Descriptions........................................................................................................ 589
12.1.1
Data Direction Register (PnDDR) (n = 1, 2, 3, 6, A to F, H to K, and M) ....... 590
12.1.2
Data Register (PnDR) (n = 1, 2, 3, 6, A to F, H to K, and M) .......................... 591
12.1.3
Port Register (PORTn) (n = 1, 2, 3, 5, 6, A to F, H to K, and M)..................... 591
12.1.4
Input Buffer Control Register (PnICR)
(n = 1, 2, 3, 5, 6, A to F, H to K, and M) .......................................................... 592
12.1.5
Pull-Up MOS Control Register (PnPCR) (n = D to F, H to K)......................... 593
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PDF描述
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