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參數(shù)資料
| 型號： | PM7346 |
| 廠商： | PMC-SIERRA INC |
| 元件分類： | 數(shù)字傳輸電路 |
| 英文描述： | SATURN QUAD USER NETWORK INTERFACE FOR J2, E3, T3 |
| 中文描述： | ATM NETWORK INTERFACE, PBGA256 |
| 封裝： | 27 X 27 MM, 1.45 MM HEIGHT, SBGA-256 |
| 文件頁數(shù)： | 345/419頁 |
| 文件大小： | 2534K |
| 代理商： | PM7346 |
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PM7346 S/UNI-QJET
DATASHEET
PMC-960835
ISSUE 6
SATURN QUAD USER NETWORK INTERFACE FOR J2, E3, T3
PMC-SIERRA, INC. PROPRIETARY AND CONFIDENTIAL TO PMC-SIERRA INC., AND ITS CUSTOMERS’ INTERNAL USE
324
must be allowed to elapse to permit all the event count registers to be properly
transferred.
12.12 Using the Internal FDL Transmitter
It is important to note that the access rate to the TDPR registers is limited by the
rate of the internal high-speed system clock selected by the LINESYSCLK
register bit of the S/UNI-QJET Misc. register (09BH, 19BH, 29BH, 39BH).
Consecutive accesses to the TDPR Configuration, TDPR Interrupt Status/UDR
Clear, and TDPR Transmit Data register should be accessed (with respect to
WRB rising edge and RDB falling edge) at a rate no faster than 1/8 that of the
selected TDPR high-speed system clock. This time is used by the high-speed
system clock to sample the event, write the FIFO, and update the FIFO status.
Instantaneous variations in the high-speed reference clock frequencies (e.g. jitter
in the line clock) must be considered when determining the procedure used to
read and write the TDPR registers.
Upon reset of the S/UNI-QJET, the TDPR should be disabled by setting the EN
bit in the TDPR Configuration Register to logic 0 (default value). An HDLC all-
ones Idle signal will be sent while in this state. The TDPR is enabled by setting
the EN bit to logic 1. The FIFOCLR bit should be set and then cleared to
initialize the TDPR FIFO. The TDPR is now ready to transmit.
To initialize the TDPR, the TDPR Configuration Register must be properly set. If
FCS generation is desired, the CRC bit should be set to logic 1. If the block is to
be used in interrupt driven mode, then interrupts should be enabled by setting
the FULLE, OVRE, UDRE, and LFILLE bits in the TDPR Interrupt Enable register
to logic 1. The TDPR operating parameters in the TDPR Upper Transmit
Threshold and TDPR Lower Interrupt Threshold registers should be set to the
desired values. The TDPR Upper Transmit Threshold sets the value at which the
TDPR automatically begins the transmission of HDLC packets, even if no
complete packets are in the FIFO. Transmission will continue until current packet
is transmitted and the number of bytes in the TDPR FIFO falls to, or below, this
threshold level. The TDPR will always transmit all complete HDLC packets
(packets with EOM attached) in its FIFO. Finally, the TDPR can be enabled by
setting the EN bit to logic 1. If no message is sent after the EN bit is set to logic
1, continuous flags will be sent.
The TDPR can be used in a polled or interrupt driven mode for the transfer of
data. In the polled mode the processor controlling the TDPR must periodically
read the TDPR Interrupt Status register to determine when to write to the TDPR
Transmit Data register. In the interrupt driven mode, the processor controlling the
TDPR uses the INTB output, the S/UNI-QJET Clock Activity Monitor and
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| PM7347 | SATURN USER NETWORK INTERFACE for J2/E3/T3 |
| PM7347-BI | SATURN USER NETWORK INTERFACE for J2/E3/T3 |
| PM73487-PI | 622 Mbps ATM Traffic Management Device |
| PM73487 | 622 Mbps ATM Traffic Management Device |
| PM73488-PI | 5 Gbit/s ATM Switch Fabric Element |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| PM7346-BI | 制造商:PMC-Sierra 功能描述:S/UNI-QJET |
| PM7347 | 制造商:PMC 制造商全稱:PMC 功能描述:SATURN USER NETWORK INTERFACE for J2/E3/T3 |
| PM7347-BI | 制造商:PMC 制造商全稱:PMC 功能描述:SATURN USER NETWORK INTERFACE for J2/E3/T3 |
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