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參數(shù)資料
| 型號： | OR3T125-4PS208I |
| 英文描述： | 1.8V LOW COST OP AMP, -40C to +85C, 5-SOT-23, T/R |
| 中文描述： | 現(xiàn)場可編程門陣列（FPGA） |
| 文件頁數(shù)： | 82/210頁 |
| 文件大?。?/td> | 4663K |
| 代理商： | OR3T125-4PS208I |
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82
Lucent Technologies Inc.
Data Sheet
June 1999
ORCA Series 3C and 3T FPGAs
Programmable Clock Manager (PCM)
(continued)
Table 31. PCM Control Registers
(continued)
Bit #
Bits [5:4]
Function
ExpressCLK
Output Source Selector
. Default is 00.
00:
PCM
input clock, bypass path through
PCM
01: DLL output
10: tapped delay line output
11: divided (DIV2) delay line output
System Clock Output Source Selector
. Default is 00.
00:
PCM
input clock, bypass path through
PCM
01: DLL output
10: tapped delay line output
11: reserved
Register 7—PCM Control Programming
Bit 0
PCM Analog Power Supply Switch
. 1 = power supply on, 0 = power supply off.
Bit 1
PCM Reset
. A value of 1 resets all
PCM
logic for PLL and DLL modes.
Bit 2
DLL Reset
. A value of 1 resets the clock generation logic for DLL mode. No dividers or user reg-
isters are affected.
Bits [5:3]
Reserved
.
Bit 6
PCM Configuration Operation Enable Bit
. 0 = normal configuration operation. During configu-
ration (DONE = 0), the
PCM
analog power supply will be off, the
PCM
output data bus is 3-stated,
and the LOCK signal is asserted to logic 0. The
PCM
will power up when DONE = 1.
1 =
PCM
operation during configuration. The
PCM
may be powered up (see bit 0) and begin
operation, or continue operation. The setup of the
PCM
can be performed via the configuration
bit stream.
Bit 7
PCM GSRN Enable Bit
. 0 = normal GSRN operation. 1 = GSRN has no effect on
PCM
logic, so
clock processing will not be interrupted by a chip reset. Default is 0.
Bits [7:6]
相關PDF資料 |
PDF描述 |
|---|---|
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| OR3T125-5PS240I | Dual 1.8V, 1MHz OP, I temp, -40C to +85C, 8-PDIP, TUBE |
相關代理商/技術參數(shù) |
參數(shù)描述 |
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