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參數(shù)資料
| 型號(hào)： | OR3T125-4PS208I |
| 英文描述： | 1.8V LOW COST OP AMP, -40C to +85C, 5-SOT-23, T/R |
| 中文描述： | 現(xiàn)場(chǎng)可編程門陣列（FPGA） |
| 文件頁數(shù)： | 138/210頁 |
| 文件大?。?/td> | 4663K |
| 代理商： | OR3T125-4PS208I |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁當(dāng)前第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁第162頁第163頁第164頁第165頁第166頁第167頁第168頁第169頁第170頁第171頁第172頁第173頁第174頁第175頁第176頁第177頁第178頁第179頁第180頁第181頁第182頁第183頁第184頁第185頁第186頁第187頁第188頁第189頁第190頁第191頁第192頁第193頁第194頁第195頁第196頁第197頁第198頁第199頁第200頁第201頁第202頁第203頁第204頁第205頁第206頁第207頁第208頁第209頁第210頁
138
Lucent Technologies Inc.
Data Sheet
June 1999
ORCA Series 3C and 3T FPGAs
Timing Characteristics
(continued)
Table 63. Asynchronous Peripheral Configuration Mode Timing Characteristics
OR3Cxx Commercial: V
DD
= 5.0 V ± 5%, 0 °C
<
T
A
<
70 °C; Industrial: V
DD
= 5.0 V ± 10%, –40 °C
<
T
A
<
+85 °C.
OR3Txxx Commercial: V
DD
= 3.0 V to 3.6 V, 0 °C
<
T
A
<
70 °C; Industrial: V
DD
= 3.0 V to 3.6 V, –40 °C
<
T
A
<
+85
°C.
* This parameter is valid whether the end of not RDY is determined from the RDY pin or from the D7 pin.
Notes:
Serial data is transmitted out on DOUT on the falling edge of CCLK after the byte is input on D[7:0].
D[6:0] timing is the same as the write data portion of the D7 waveform because D[6:0] are not enabled by
RD.
5-4533(F)
Figure 85. Asynchronous Peripheral Configuration Mode Timing Diagram
Parameter
Symbol
T
WR
T
S
Min
50.00
Max
—
Unit
ns
WR, CS0, and CS1 Pulse Width
D[7:0] Setup Time:
3Cxx
3Txxx
D[7:0] Hold Time
RDY Delay
RDY Low
Earliest WR After RDY Goes High*
RD to D7 Enable/Disable
CCLK to DOUT
20.00
10.50
0.00
—
1.00
0.00
—
—
—
—
—
ns
ns
ns
ns
T
H
T
RDY
T
B
T
WR2
T
DEN
T
D
40.00
8.00
—
40.00
5.00
CCLK Periods
ns
ns
ns
CS1
D7
CCLK
DOUT
CS0
RDY
D0
D1
D2
T
B
T
WR
T
S
T
H
T
RDY
WR
D7
T
D
PREVIOUS BYTE
T
WR2
WRITE DATA
D3
T
DEN
T
DEN
RD
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