參數(shù)資料
型號(hào)： OR3T125-4PS208I
英文描述： 1.8V LOW COST OP AMP, -40C to +85C, 5-SOT-23, T/R
中文描述： 現(xiàn)場(chǎng)可編程門陣列（FPGA）
文件頁數(shù)： 121/210頁
文件大?。?/td> 4663K
代理商： OR3T125-4PS208I
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Lucent Technologies Inc.
121
Data Sheet
June 1999
ORCA Series 3C and 3T FPGAs
Timing Characteristics
(continued)
Table 50. Programmable Clock Manager (
PCM
) Timing Characteristics (Preliminary Information)
OR3Cxx Commercial: V
DD
= 5.0 V ± 5%, 0 °C
≤
T
A
<
70 °C; Industrial: V
DD
= 5.0 V ± 10%, –40 °C
<
T
A
<
+85 °C.
OR3Txxx Commercial: V
DD
= 3.0 V to 3.6 V, 0 °C
<
T
A
<
70 °C; Industrial: V
DD
= 3.0 V to 3.6 V, –40 °C
<
T
A
<
+85 °C.
* Input frequency tolerance is the allowed input clock frequency change in parts per million.
See Table 29 and Table 30 for acquisition times for individual frequencies.
PLL mode, divider reg = 1111111 (input freq. = output freq.).
Note: All timing values for the PCM are preliminary information.
Parameter
Symbol
Speed
Unit
-4
-5
-6
-7
Min
Max
Min
Max
Min
Max
Min
Max
Input Clock Frequency:
OR3Cxx
OR3Txxx
Output Clock Frequency:
OR3Cxx
OR3Txxx
Input Clock Duty Cycle
Output Clock Duty Cycle
Input Frequency Tolerance*
PCM Acquisition Time (CLK In to
LOCK)
PCM Off Delay (config. Done-L, WE to
PCM power off)
PCM Delay in DLL Mode (propagation
delay)
PCM Delay in PLL Mode (propagation
delay)
PCM Clock In to PCM Clock Out
(CLK In to ECLK)
PCM Clock In to PCM Clock Out
(CLK In to SCLK)
Routed Clock-in Delay (routing to PCM
phase detect, using DIV0)
System Clock-out Delay (PCM oscilla-
tor to SCLK output at PCM)
Parameter
Output Jitter
FPCMI
5
—
133
—
5
5
133
133
—
5
—
133
—
5
—
133
MHz
MHz
FPCMO
5
—
135
—
70.00
96.90
26400
100
5
5
135
100
70.00
96.90
26400
100
—
5
—
100
70.00
96.90
26400
100
—
5
—
100
70.00
96.90
26400 ppm
100
MHz
MHz
%
%
PCMI_DUTY
PCMO_DUTY
FTOL
PCM_ACQ
30.00
3.13
—
36
30.00
3.13
—
36
30.00
3.13
—
36
30.00
3.13
—
36
μs
PCMOFF_DEL
—
100.0
—
100.0
—
100.0
—
100.0
ns
PCMDLL-DEL
—
1.95
—
1.82
—
1.63
—
1.50
ns
PCMPLL_DEL
—
0.00
—
0.00
—
0.00
—
0.00
ns
PCMBYE_DEL
—
0.47
—
0.36
—
0.26
—
0.24
ns
PCMBYS_DEL
—
0.47
—
0.36
—
0.26
—
0.24
ns
RTCKD_DEL
—
1.30
—
1.10
—
0.90
—
TBD
ns
PCMSCK_DEL
—
2.70
—
2.20
—
1.90
—
TBD
ns
Symbol
OUTJIT
f
OUT
(MHz)
5—20
21—30
31—40
41—50
51—60
61—70
71—80
81—90
91—100
PLL Mode
250
210
180
155
130
110
95
80
70
DLL Mode
200
170
145
123
105
90
75
65
55
Unit
ps
ps
ps
ps
ps
ps
ps
ps
ps
相關(guān)PDF資料
PDF描述
OR3T125-4PS240I Field Programmable Gate Array (FPGA)
OR3T125-5BC432I Field Programmable Gate Array (FPGA)
OR3T125-5BC600I Dual 1.8V, 1MHz OP, -40C to +125C, 8-PDIP, TUBE
OR3T125-5PS208I Dual 1.8V, 1MHz OP, I temp, -40C to +85C, 8-MSOP, TUBE
OR3T125-5PS240I Dual 1.8V, 1MHz OP, I temp, -40C to +85C, 8-PDIP, TUBE
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
OR3T125-4PS240I 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Field Programmable Gate Array (FPGA)
OR3T125-5BA352 制造商:AGERE 制造商全稱:AGERE 功能描述:3C and 3T Field-Programmable Gate Arrays
OR3T125-5BA352I 制造商:AGERE 制造商全稱:AGERE 功能描述:3C and 3T Field-Programmable Gate Arrays
OR3T125-5BC432 制造商:AGERE 制造商全稱:AGERE 功能描述:3C and 3T Field-Programmable Gate Arrays
OR3T125-5BC432I 制造商:AGERE 制造商全稱:AGERE 功能描述:3C and 3T Field-Programmable Gate Arrays
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