參數(shù)資料
型號(hào)： OR3T125-4PS208I
英文描述： 1.8V LOW COST OP AMP, -40C to +85C, 5-SOT-23, T/R
中文描述： 現(xiàn)場(chǎng)可編程門(mén)陣列（FPGA）
文件頁(yè)數(shù)： 43/210頁(yè)
文件大小： 4663K
代理商： OR3T125-4PS208I
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Lucent Technologies Inc.
43
Data Sheet
June 1999
ORCA Series 3C and 3T FPGAs
Programmable Input/Output Cells
(continued)
PIO Logic Function Generator
The PIO logic block can also generate logic functions
based on the signals on the OUT2 and CLK ports of
the PIO. The functions are AND, NAND, OR, NOR,
XOR, and XNOR. Table 10 is provided as a summary
of the PIO logic options.
PIO Register Control Signals
As discussed in the Inputs and Outputs subsections,
the PIO latches/FFs have various clock, clock enable
(CE), local set/reset (LSR), and global set/reset
(GSRN) controls. Table 11 provides a summary of
these control signals and their effect on the PIO
latches/FFs. Note that all control signals are optionally
invertible.
Table 10. PIO Logic Options
Option
OUT1OUTREG
Description
Data at OUT1 output when clock
low, data at FF out when clock
high.
Data at OUT2 output when clock
low, data at FF out when clock
high.
Data at OUT1 output when clock
low, data at OUT2 when clock
high.
Output logical AND of signals on
OUT2 and clock.
Output logical NAND of signals
on OUT2 and clock.
Output logical OR of signals on
OUT2 and clock.
Output logical NOR of signals on
OUT2 and clock.
Output logical XOR of signals on
OUT2 and clock.
Output logical XNOR of signals
on OUT2 and clock.
OUT2OUTREG
OUT1OUT2
AND
NAND
OR
NOR
XOR
XNOR
Table 11. PIO Register Control Signals
Control Signal
ExpressCLK
Effect/Functionality
Clocks input fast-capture latch;
optionally clocks output FF, or
3-state FF.
Clocks input latch/FF; optionally
clocks output FF, or 3-state FF.
Optionally enables/disables input
FF (not available for input latch
mode); optionally enables/dis-
ables output FF; separate CE
inversion capability for input and
output.
Option to disable; affects input
latch/FF, output FF, and 3-state
FF if enabled.
Option to enable or disable per
PIO after initial configuration.
The input latch/FF, output FF, and
3-state FF are individually set or
reset by both the LSR and GSRN
inputs.
System Clock
(SCLK)
Clock Enable
(CE)
Local Set/Reset
(LSR)
Global Set/Reset
(GSRN)
Set/Reset Mode
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PDF描述
OR3T125-4PS240I Field Programmable Gate Array (FPGA)
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OR3T125-5PS208I Dual 1.8V, 1MHz OP, I temp, -40C to +85C, 8-MSOP, TUBE
OR3T125-5PS240I Dual 1.8V, 1MHz OP, I temp, -40C to +85C, 8-PDIP, TUBE
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