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參數(shù)資料
| 型號： | MQ80C52CXXX-25P883R |
| 廠商： | TEMIC SEMICONDUCTORS |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 8-BIT, MROM, 25 MHz, MICROCONTROLLER, CQFP44 |
| 文件頁數(shù)： | 105/849頁 |
| 文件大?。?/td> | 12530K |
| 代理商： | MQ80C52CXXX-25P883R |
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193
32099I–01/2012
AT32UC3L016/32/64
where
is the number of reference clock cycles the DFLLIF is using for calculating the
ratio.
13.5.3.6
Spread Spectrum Generator (SSG)
When the DFLL is used as the main clock source for the device, the EMI radiated from the
device will be synchronous to f
DFLL. To provide better Electromagnetic Compatibility (EMC) the
DFLLIF can provide a clock with the energy spread in the frequency domain. This is done by
adding or subtracting values from the FINE value. SSG is enabled by writing a one to the Enable
bit (EN) in the DFLLn Spread Spectrum Generator Control Register (DFLLnSSG).
A generic clock sets the rate at which the SSG changes the frequency of the DFLL clock to gen-
erate a spread spectrum (CLK_DFLLIF_DITHER). This is the same clock used by the dithering
mechanism. The frequency of this clock should be higher than f
REF to ensure that the DFLLIF
can lock. Please refer to the Generic clocks section for details.
Optionally, the clock ticks can be qualified by a Pseudo Random Binary Sequence (PRBS) if the
PRBS bit in DFLLnSSG is one. This reduces the modulation effect of CLK_DFLLIF_DITHER fre-
quency onto f
DFLL.
The amplitude of the frequency variation can be selected by setting the SSG Amplitude field
(AMPLITUDE) in DFLLnSSG. If AMPLITUDE is zero the SSG will toggle on the LSB of the FINE
value. If AMPLITUDE is one the SSG will add the sequence {1,-1, 0} to FINE.
The step size of the SSG is selected by writing to the SSG Step Size field (STEPSIZE) in
DFLLnSSG. STEPSIZE equal to zero or one will result in a step size equal to one. If the step
size is set to n, the output value from the SSG will be incremented/decremented by n on every
tick of the source clock.
The Spread Spectrum Generator is available in both open and closed loop mode.
When spread spectrum is enabled in closed loop mode, and the AMPLITUDE is high, an over-
flow/underflow in FINE is more likely to occur.
Figure 13-4. Spread Spectrum Generator Block Diagram.
13.5.3.7
Wake from sleep modes
When waking up from a sleep mode where the DFLL has been turned off, and CLK_DFLL was
the main clock before going to sleep, the DFLL will be re-enabled and start running with the
same configuration as before it was stopped even if the reference clock is not available. The
error
RATIODIFF fREF
2NUMREF
fDFLL
-------------------------------------------------
=
2NUMREF
Pseudorandom
Binary Sequence
Spread Spectrum
Generator
FINE
9
To DFLL
CLK_DFLLIF_DITHER
AMPLITUDE,
STEPSIZE
PRBS
1
0
相關PDF資料 |
PDF描述 |
|---|---|
| MQ80C52CXXX-25P883R | 8-BIT, MROM, 25 MHz, MICROCONTROLLER, CQFP44 |
| MQ80C154-16P883D | 8-BIT, 16 MHz, MICROCONTROLLER, CQFP44 |
| R83C154DXXX-20D | 8-BIT, MROM, 20 MHz, MICROCONTROLLER, CQCC44 |
| R80C52EXXX-16D | 8-BIT, MROM, 16 MHz, MICROCONTROLLER, CQCC44 |
| IF8680A | 8-BIT, 8 MHz, MICROCONTROLLER, PQFP160 |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| MQ82370-20 | 制造商:Rochester Electronics LLC 功能描述:- Bulk |
| MQ8238020 | 制造商:Intel 功能描述:CONTROLLER: OTHER |
| MQ82380-20 | 制造商:Rochester Electronics LLC 功能描述:- Bulk |
| MQ82380-20/R | 制造商:Rochester Electronics LLC 功能描述: |
| MQ82592 | 制造商:Rochester Electronics LLC 功能描述:- Bulk |
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