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參數(shù)資料
| 型號： | ML87V3116 |
| 廠商： | LAPIS SEMICONDUCTOR CO LTD |
| 元件分類： | 顯示控制器 |
| 英文描述： | DOT MAT LCD DSPL CTLR, PQFP176 |
| 封裝： | 24 X 24 MM, 0.50 MM PITCH, PLASTIC, LQFP-176 |
| 文件頁數(shù)： | 32/46頁 |
| 文件大?。?/td> | 273K |
| 代理商： | ML87V3116 |
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PEDL87V3116-02
OKI Semiconductor
ML87V3116
38/47
2.7.2 Clock Generation
The system clock of the ML87V3116 uses x2, x4 or x8 of the pixel clock frequency of display output. This
clock generates the REFCLK input by a built-in PLL using simple integer ratio n/m (n and m are 1 to 255) as a
reference. (System clock = n/mREFCLK)
The clock for JPEG is generated by the frequency divider of another system, and can be operated even at a
slower speed than the system clock.
The system clock is distributed to internal modules. The clock for each module can control a clock enable
individually by register control, so that it can be used for the purpose of reducing power consumption.
Figure 2.7.1 Clock Generation
Built-in
PLL
1/M
System clock
1/N
REFCLK
1/L
: Register
mdiv
ndiv
ldiv
1/J
jdiv
JPEG clock
1/2
Display output
pixel clock
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