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參數(shù)資料
| 型號(hào)： | ML60851AGA |
| 廠商： | OKI ELECTRIC INDUSTRY CO LTD |
| 元件分類： | 總線控制器 |
| 英文描述： | UNIVERSAL SERIAL BUS CONTROLLER, PQFP44 |
| 封裝： | 9 X 10 MM, 0.80 MM PITCH, PLASTIC, QFP-44 |
| 文件頁數(shù)： | 5/45頁 |
| 文件大?。?/td> | 358K |
| 代理商： | ML60851AGA |
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ML60851A
Semiconductor
13/44
DMA Control Register (DDh, 5Dh) (R/W)
RFU
D7
D6
D5
D4
D3
D2
D1
D0
0 = Disables DMA Transfer (Initial value)
1 = Enables DMA Transfer for EP1
0 = Single Address Mode (Initial value)
1 = Dual Address Mode
0 = (Initial value)
1 = Inserts EP1 receive byte count into the top byte or
top word of the transfer data. (Note 1)
0 = Byte (8 bits) (Initial value)
1 = Word (16 bits) (Note 2)
0 = Single Transfer Mode (Initial value)
1 = Demand Transfer Mode
Transfer
Mode
Transfer
Size
Byte
Count
Address
Mode
DMA
Enable
(Note 1)
When 16-bit mode is set, the upper byte of the top word is 00h.
(Note 2)
When 16-bit mode is set and the packet size is an odd-number byte, the upper byte of the
last word is 00h.
DMA Interval Register (DEh, 5Eh) (R/W)
D7
D6
D5
D4
D3
D2
D1
D0
This register specifies a DMA transfer interval between de-assertion and re-assertion of DREQ in
Single Transfer mode. The interval is specified between 0 and 255 (bit times). The initial value is 0.
1-bit time = 1/12 MHz (= 84 ns)
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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