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參數(shù)資料
| 型號： | MC68HC08LJ60VF |
| 廠商： | FREESCALE SEMICONDUCTOR INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 8-BIT, FLASH, 4 MHz, MICROCONTROLLER, PBGA160 |
| 封裝： | 15 X 15 MM, BGA-160 |
| 文件頁數(shù)： | 40/338頁 |
| 文件大小： | 2688K |
| 代理商： | MC68HC08LJ60VF |
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NON-DISCLOSURE
AGREEMENT
REQUIRED
Clock Generator Module (CGMB)
Advance Information
MC68HC(9)08LJ60 — Rev. 1.0
134
Clock Generator Module (CGMB)
MOTOROLA
For example, consider a system with a 5% acquisition time tolerance.
If a command instructs the system to change from 0 Hz to 1 MHz,
the acquisition time is the time taken for the frequency to reach
1 MHz
±50 kHz. Fifty kHz = 5% of the 1-MHz step input.
Or, if the system is operating at 1 MHz and suffers a –100 kHz
noise hit, the acquisition time is the time taken to return from
900 kHz to 1 MHz
±5 kHz. Five kHz = 5% of the 100-kHz step
input.
Other systems refer to acquisition and lock times as the time the system
takes to reduce the error between the actual output and the desired
output to within specified tolerances. Therefore, the acquisition or lock
time varies according to the original error in the output. Minor errors may
not even be registered. Typical PLL applications prefer to use this
definition because the system requires the output frequency to be within
a certain tolerance of the desired frequency regardless of the size of the
initial error.
The discrepancy in these definitions makes it difficult to specify an
acquisition or lock time for a typical PLL. Therefore, the definitions for
acquisition and lock times for this module are as follows:
Acquisition time, tACQ, is the time the PLL takes to reduce the error
between the actual output frequency and the desired output
frequency to less than the tracking mode entry tolerance,
TRK.
Acquisition time is based on an initial frequency error, (fDES –
fORIG)/fDES, of not more than ±100%. In automatic bandwidth
control mode (see 7.4.2.3 Manual and Automatic PLL
Bandwidth Modes), acquisition time expires when the ACQ bit
becomes set in the PLL bandwidth control register (PBWC).
Lock time, tLOCK, is the time the PLL takes to reduce the error
between the actual output frequency and the desired output
frequency to less than the lock mode entry tolerance,
LOCK. Lock
time is based on an initial frequency error, (fDES – fORIG)/fDES, of
not more than
±100%. In automatic bandwidth control mode, lock
time expires when the LOCK bit becomes set in the PLL
bandwidth control register (PBWC). (See 7.4.2.3 Manual and
F
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Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
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相關(guān)PDF資料 |
PDF描述 |
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